数字电路题目一般都是很难的，大家考前要多做题，

。以下由unjs小编为大家提供的“最全数字电路

题目”，供大家参考借鉴，希望可以帮助到大家。

　　1、同步电路和异步电路的区别是什么?(仕兰微电子)

　　2、什么是同步逻辑和异步逻辑?(汉王笔试)

　　同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。

　　3、什么是"线与"逻辑，要实现它，在硬件特性上有什么具体要求?(汉王笔试)

　　线与逻辑是两个输出信号相连可以实现与的功能。在硬件上，要用oc门来实现，由于不用

　　oc门可能使灌电流过大，而烧坏逻辑门。同时在输出端口应加一个上拉电阻。

　　6、解释setup time和hold time的定义和在时钟信号延迟时的变化。(未知)

　　Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发

　　器的时钟信号上升沿到来以前，数据稳定不变的时间。输入信号应提前时钟上升沿(如上

　　升沿有效)T时间到达芯片，这个T就是建立时间-Setup time.如不满足setup time,这个

　　数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。

　　保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。如果hold time

　　不够，数据同样不能被打入触发器。

　　建立时间(Setup Time)和保持时间(Hold time)。建立时间是指在时钟边沿前，数据信

　　号需要保持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。如

　　果不满足建立和保持时间的话，那么DFF将不能正确地采样到数据，将会出现

　　metastability的情况。如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时

　　间，那么超过量就分别被称为建立时间裕量和保持时间裕量。

　　8、说说对数字逻辑中的竞争和冒险的理解，并举例说明竞争和冒险怎样消除。(仕兰微

　　9、什么是竞争与冒险现象?怎样判断?如何消除?(汉王笔试)

　　在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致

　　叫竞争。产生毛刺叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒险现象。解决

　　方法：一是添加布尔式的消去项，二是在芯片外部加电容。

　　10、你知道那些常用逻辑电平?TTL与COMS电平可以直接互连吗?(汉王笔试)

　　间，而CMOS则是有在12V的有在5V的。CMOS输出接到TTL是可以直接互连。TTL接到CMOS需

　　要在输出端口加一上拉电阻接到5V或者12V。

　　11、如何解决亚稳态。(飞利浦-大唐笔试)

　　亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚

　　稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平

　　上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无

　　用的输出电平可以沿信号通道上的各个触发器级联式传播下去。

　　12、IC设计中同步复位与 异步复位的区别。(南山之桥)

　　14、多时域设计中,如何处理信号跨时域。(南山之桥)

　　15、给了reg的setup,hold时间，求中间组合逻辑的delay范围。(飞利浦-大唐笔试)

　　16、时钟周期为T,触发器D1的建立时间最大为T1max，最小为T1min。组合逻辑电路最大延

　　迟为T2max,最小为T2min。问，触发器D2的建立时间T3和保持时间应满足什么条件。(华

　　定最大时钟的因素，同时给出表达式。(威盛VIA 上海笔试试题)

　　18、说说静态、动态时序模拟的优缺点。(威盛VIA 上海笔试试题)

　　19、一个四级的Mux,其中第二级信号为关键信号如何改善timing。(威盛VIA

　　20、给出一个门级的图，又给了各个门的传输延时，问关键路径是什么，还问给出输入，

　　使得输出依赖于关键路径。(未知)

　　21、逻辑方面数字电路的卡诺图化简，时序(同步异步差异)，触发器有几种(区别，优

　　点)，全加器等等。(未知)

　　22、卡诺图写出逻辑表达使，

《》()。(威盛VIA 上海笔试试题)

　　26、为什么一个标准的倒相器中P管的宽长比要比N管的宽长比大?(仕兰微电子)

　　27、用mos管搭出一个二输入与非门。(扬智电子笔试)

　　31、用一个二选一mux和一个inv实现异或。(飞利浦-大唐笔试)

　　33、用逻辑们和cmos电路实现ab+cd。(飞利浦-大唐笔试)

　　34、画出CMOS电路的晶体管级电路图，实现Y=A*B+C(D+E)。(仕兰微电子)

　　36、给一个表达式f=[被过滤]x+[被过滤]x+[被过滤]xx+[被过滤]x用最少数量的与非门实现(实际上就是化

　　37、给出一个简单的由多个NOT,NAND,NOR组成的原理图，根据输入波形画出各点波形。

　　38、为了实现逻辑(A XOR B)OR (C AND D)，请选用以下逻辑中的一种，并说明为什

　　39、用与非门等设计全加法器。(华为)

　　40、给出两个门电路让你分析异同。(华为)

　　41、用简单电路实现，当A为输入时，输出B波形为…(仕兰微电子)

　　42、A,B,C,D,E进行投票，多数服从少数，输出是F(也就是如果A,B,C,D,E中1的个数比0

　　多，那么F输出为1，否则F为0)，用与非门实现，输入数目没有限制。(未知)

　　43、用波形表示D触发器的功能。(扬智电子笔试)

　　44、用传输门和倒向器搭一个边沿触发器。(扬智电子笔试)

　　45、用逻辑们画出D触发器。(威盛VIA 上海笔试试题)

　　46、画出DFF的结构图,用verilog实现之。(威盛)

　　47、画出一种CMOS的D锁存器的电路图和版图。(未知)

　　48、D触发器和D锁存器的区别。(新太硬件面试)

　　50、LATCH和DFF的概念和区别。(未知)

　　52、用D触发器做个二分颦的电路.又问什么是状态图。(华为)

　　53、请画出用D触发器实现2倍分频的逻辑电路?(汉王笔试)

　　54、怎样用D触发器、与或非门组成二分频电路?(东信笔试)

　　57、用D触发器做个4进制的计数。(华为)

　　59、用你熟悉的设计方式设计一个可预置初值的7进制循环计数器，15进制的呢?(仕兰

　　60、数字电路设计当然必问Verilog/VHDL，如设计计数器。(未知)

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