多核cpu并行还是并发芯片支持串行处理？

来源：蜘蛛抓取(WebSpider) 时间：2022-10-22 07:39 标签： cpu单核和多核

SHYL-MCE01多核单片机模块化实验开发系统

一、多核单片机模块化实验开发系统简介

(简称系统)，CPU配置灵活，接口扩展无极限。支持MCS-51、C、MCS-96、AVR、PIC等单片机和CPLD/FPGA实验和开发，一改传统实验箱实验电路在板模式，系统分成两部分：系统控制部分（右侧）和实训扩展区（左侧），实训扩展区的实验模块可以按需配置，节省资源。适合“51/96/AVR/PIC/MSP430单片机原理及接口技术”、 “CPLD/FPGA原理及其应用技术”教学实验大纲要求，配有丰富的实验模块，提供完善的实验例程，是各高等院校开展微处理器教学、课程设计、电子设计竞赛及科研开发的理想设备。

二、多核单片机模块化实验开发系统组成： 

（1）控制部分组成：单片机CPU插卡区，系统控制芯片（1032），64K程序存储器（w27c512），64K数据存储器（61256x2），开放式4*5键盘电路，开放式6位动态数码管显示电路，配有二个串口接口，CPU资源全部引出。单片机CPU插卡区标配为51KH-CPU卡(AT89S52) ，其余卡为选配。

（2）输入/ 输出：128*64 LCD图文电路（或字符式1602 LCD），单脉冲发生器，8MH时钟分频，8位开关逻辑电平输入/ 输出电路，排针∕锁紧孔转接口、音频功放，0～5V可调模拟量，PWM电路、射极跟随器，ISP在线下载接口，打印口。

（3）接口芯片：二片 8255；

（4）控制对象：喇叭、蜂鸣器、小型直流电机、步进电机、继电器等；

（5）实训扩展区：提供总线接口，可选配我公司各种扩展模块或自行扩展设计。

系统配置2000/xp等操作平台的单片机仿真调试软件，支持汇编、C51语言编译、调试；单片机在线下载软件等。

·电源：系统内置高性能直流稳压电源。

·机箱：系统配置轻便铝合金箱子作为实验仪机箱。

三、多核单片机模块化实验开发系统主要特点

在传统实验箱基础上精心改版，以多CPU、小系统、易扩展为设计思想，系统控制部分只提供实验所需的公共资源和控制信号，三个实训扩展区为实验、实训模块提供系统总线接口。

（1）多CPU：CPU仿真器和实验系统彻底分开，实验系统只留CPU接口不含CPU，这样只要更换不同CPU卡，就可支持不同类型CPU实验开发。目前支持的CPU为AT89S52，KEILC51，C，80C196KB，AVR，PIC，MSP430等。

（2）支持EDA开发：通过选配EDA扩展卡，实现EDA和单片机两合一，可分别控制实验电路。

（3）模块化：提供众多的实验模块（见五）和开放式键盘、显示器、串口等,为适应多种方式实验提供可能。

（4）二次开发：系统将地址总线、数据总线、控制总线全部引出，系统板留有实训扩展区，用户可按照BUS接口总线的定义自行开发所需的接口模块，使系统可以无限升级，真正成为一个开放式的系统。

（5）在线下载：在线编程自动识别,无需开关切换，不需编程器，可直接烧录AT89S5X单片机。

（6）二种工作方式：一是联PC机运行，在与上位软件联机的状态下，实现各种调试和行运的操作；二是脱机运行，系统配有管理监控，在无仿真器状态下，系统自动切换到脱机管理状态，用户可轻松调用EPROM中的实验程序完成实验

四、多核单片机模块化实验开发系统实验箱CPU卡种类

五、多核单片机模块化实验开发系统实验箱实验模块内容（可选）

（3）8253定时计数器接口

（4）8250异步通信接口

（5）8251通信接口

（1）74LS164芯片组成串转并

（2）74LS165芯片组成并转串

（1）TLC549芯片组成串行AD转换

（2）18B20数字温度测量

。含数码管倒计时的道路模拟交通灯

（2）8279键盘显示接口电路

（1）六位BCD码译码电路

单片机实训箱，单片机实验仪，单片机实验平台相关产品

一、⑴确认 多核单片机模块化实验开发系统实验箱,单片机开发 的型号;⑵多核单片机模块化实验开发系统实验箱,单片机开发教学设备的规格;⑶多核单片机模块化实验开发系统实验箱,单片机开发教学设备的参数配置。

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摘要： 与单核处理器相比，多核处理器在体系结构、软件、功耗和安全性设计等方面面临着巨大的挑战，但也蕴含着巨大的潜能。 　　CMP和SMT一样，致力于发掘计算的粗粒度并行性。CMP可以看做是随着大规模集成电路技术的发展，在芯片容量足够大时，就可以将大规模并行处理机结构中的SMP（对称多处理机）或DSM（分布共享处理机）节点集成到同一芯片内，各个处理器并行执行不同的线程或进程。在基于SMP结构的单芯片多处理机中，处理器之间通

       与单核处理器相比，多核处理器在体系结构、软件、功耗和安全性设计等方面面临着巨大的挑战，但也蕴含着巨大的潜能。
　　CMP和SMT一样，致力于发掘计算的粗粒度并行性。CMP可以看做是随着大规模集成电路技术的发展，在芯片容量足够大时，就可以将大规模并行处理机结构中的SMP（对称多处理机）或DSM（分布共享处理机）节点集成到同一芯片内，各个处理器并行执行不同的线程或进程。在基于SMP结构的单芯片多处理机中，处理器之间通过片外Cache或者是片外的共享存储器来进行通信。而基于DSM结构的单芯片多处理器中，处理器间通过连接分布式存储器的片内高速交叉开关网络进行通信。
　　由于SMP和DSM已经是非常成熟的技术了，CMP结构设计比较容易，只是后端设计和芯片制造工艺的要求较高而已。正因为这样，CMP成为了最先被应用于商用CPU的“未来”高性能处理器结构。 
　　虽然多核能利用集成度提高带来的诸多好处，让芯片的性能成倍地增加，但很明显的是原来系统级的一些问题便引入到了处理器内

　　1 核结构研究: 同构还是异构 
　　CMP的构成分成同构和异构两类，同构是指内部核的结构是相同的，而异构是指内部的核结构是不同的。为此，面对不同的应用研究核结构的实现对未来微处理器的性能至关重要。核本身的结构，关系到整个芯片的面积、功耗和性能。怎样继承和发展传统处理器的成果，直接影响多核的性能和实现周期。同时，根据Amdahl定理，程序的加速比决定于串行部分的性能，所以，从理论上来看似乎异构微处理器的结构具有更好的性能。 
　　核所用的指令系统对系统的实现也是很重要的，采用多核之间采用相同的指令系统还是不同的指令系统，能否运行操作系统等，也将是研究的内容之一。 
　　多核处理器设计的首要问题是选择程序执行模型。程序执行模型的适用性决定多核处理器能否以最低的代价提供最高的性能。程序执行模型是编译器设计人员与系统实现人员之间的接口。编译器设计人员决定如何将一种高级语言程序按一种程序执行模型转换成一种目标机器语言程序; 系统实现人员则决定该程序执行模型在具体目标机器上的有效实现。当目标机器是多核体系结构时，产生的问题是: 多核体系结构如何支持重要的程序执行模型？是否有其他的程序执行模型更适于多核的体系结构？这些程序执行模型能多大程度上满足应用的需要并为用户所接受？ 
　　处理器和主存间的速度差距对CMP来说是个突出的矛盾，因此必须使用多级Cache来缓解。目前有共享一级Cache的CMP、共享二级Cache的CMP以及共享主存的CMP。通常，CMP采用共享二级Cache的CMP结构，即每个处理器核心拥有私有的一级Cache，且所有处理器核心共享二级Cache。 
　　Cache自身的体系结构设计也直接关系到系统整体性能。但是在CMP结构中，共享Cache或独有Cache孰优孰劣、需不需要在一块芯片上建立多级Cache，以及建立几级Cache等等，由于对整个芯片的尺寸、功耗、布局、性能以及运行效率等都有很大的影响，因而这些都是需要认真研究和探讨的问题。 
　　另一方面，多级Cache又引发一致性问题。采用何种Cache一致性模型和机制都将对CMP整体性能产生重要影响。在传统多处理器系统结构中广泛采用的Cache一致性模型有: 顺序一致性模型、弱一致性模型、释放一致性模型等。与之相关的Cache一致性机制主要有总线的侦听协议和基于目录的目录协议。目前的CMP系统大多采用基于总线的侦听协议。 
　　CMP处理器的各CPU核心执行的程序之间有时需要进行数据共享与同步，因此其硬件结构必须支持核间通信。高效的通信机制是CMP处理器高性能的重要保障，目前比较主流的片上高效通信机制有两种，一种是基于总线共享的Cache结构，一种是基于片上的互连结构。 
　　总线共享Cache结构是指每个CPU内核拥有共享的二级或三级Cache，用于保存比较常用的数据，并通过连接核心的总线进行通信。这种系统的优点是结构简单，通信速度高，缺点是基于总线的结构可扩展性较差。 
　　基于片上互连的结构是指每个CPU核心具有独立的处理单元和Cache，各个CPU核心通过交叉开关或片上网络等方式连接在一起。各个CPU核心间通过消息通信。这种结构的优点是可扩展性好，数据带宽有保证; 缺点是硬件结构复杂，且软件改动较大。 
　　也许这两者的竞争结果不是互相取代而是互相合作，例如在全局范围采用片上网络而局部采用总线方式，来达到性能与复杂性的平衡。

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