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求教一个关于FPGA数码管显示问题，望大家多多帮忙，再次拜谢啦
最近学习数码管显示的代码编写，出现了一个问题有些绕，望大家细细听我到来；
是这样的小弟有一块学习板，然后呢上面的数码管有八个，很普通的需要先进行位选然后才是段选，
然后我有个代码里面需要完成的是同时选中四个数码管然后在一个状态下让这四个数码管同时工作，但是他们又要显示不一样的数字出来，
想问问这个功能实现起来要如何做，能否简单的写一下：
比如现在我定义了一个reg [7:0]reg[7:0]其中sig信号是用来位选的也就是这儿需要选择前面四个数码管，低电位工作；
然后dig信号用于段选，这儿我们需要让前两个数码管显示0.5，后两个数码管显示1.0；
这儿我想强调一下，主要是显示这样的一个状态是在同一个状态或者说时刻下显示的，希望有大大能帮忙讲解一下，在此谢过啦~看过本文的人也看了：
我要留言技术领域：
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本人用Verilog写的数码管动态显示测试程序，个人感觉效率极低，不知哪位大虾帮忙看看，可
module shumaguan(
& & & & & & & & & & & & & & & & & & & & rst_n,clk,
& & & & & & & & & & & & & & & & & & & & SW,sem_cs,sem_db
& & & & & & & & & & & & & & & & & & & & );
input rst_n,
input[3:0] SW;
output[6:0] sem_
output[7:0] sem_
reg[6:0] sem_
reg[7:0] sem_
parameter & & & &
& & & & & & & & & & & && &sem_seg_0 = 8'hc0,& &&&// &0&&&
& && && && &&&sem_seg_1 = 8'hf9,& &&&// &1&&&
& && && && &&&sem_seg_2 = 8'ha4,& &&&// &2&&&
& && && && &&&sem_seg_3 = 8'hb0,& &&&// &3&&&
& && && && &&&sem_seg_4 = 8'h99,& &&&// &4&&&
& && && && &&&sem_seg_5 = 8'h92,& &&&// &5&&&
& && && && &&&sem_seg_6 = 8'h82,& &&&// &6&&&
& && && && &&&sem_seg_7 = 8'hf8,& &&&// &7&&&
& && && && &&&sem_seg_8 = 8'h80,& &&&// &8&&&
& && && && &&&sem_seg_9 = 8'h90,& &&&// &9&&&
& && && && &&&sem_seg_a = 8'h88,& &&&// &a&&&
& && && && &&&sem_seg_b = 8'h83,& &&&// &b&&&
& && && && &&&sem_seg_c = 8'hc6,& &&&// &c&&&
& && && && &&&sem_seg_d = 8'ha1,& &&&// &d&&&
& && && && &&&sem_seg_e = 8'h86,& &&&// &e&& &
& && && && &&&sem_seg_f = 8'h8e;& &&&// &f&&&
//reg[11:0] D
reg[27:0] count1;
always@(posedge clk or negedge rst_n)&&
& &&&if(!rst_n)
& & & & & & & & begin&&
& & & & & & & & & & & & count1 &= 28'h0000000;
& & & & & & & & end&&
& &&&else if(count1 == 28'd) count1 &= 28'h0000000;
& &&&else count1 &= count1 + 1'b1;
always@(posedge clk or negedge rst_n)&&
& & & & if(!rst_n) dis &= 4'h0;
& & & & else if(dis == 12'd4000) dis &= 12'h000;
& & & & else if(count1 == 28'd) dis &= dis + 1'b1;
reg[3:0] ge,shi,bai,
always@(dis)
& & & & ge &= dis[3:0];
& & & & shi &= dis[7:4];
& & & & bai &= dis[11:8];
& & & & qian &= 0;
reg[23:0] fresh_
always@(posedge clk or negedge rst_n)
& & & & if(!rst_n) fresh_cou &= 24'h000000;
& & & & else if(fresh_cou == 24'd200000) fresh_cou &= 24'h000000;
& & & & else fresh_cou &= fresh_cou + 1'b1;
reg[2:0] fresh_1;
always@(posedge clk or negedge rst_n)
& & & & if(!rst_n) fresh_1 &= 3'd0;
& & & & else if(fresh_1 == 3'd4) fresh_1 &= 3'd0;
& & & & else if(fresh_cou == 24'd200000)fresh_1 &= fresh_1 + 1'b1;
reg[3:0] dis_
always@(dis)
& & & & case(fresh_1)
& & & & & & & & 3'b000: begin sem_cs &= 7'b1111110; dis_data &= end
& & & & & & & & 3'b001: begin sem_cs &= 7'b1111101; dis_data &= end
& & & & & & & & 3'b010: begin sem_cs &= 7'b1111011; dis_data &= end
& & & & & & & & 3'b011: begin sem_cs &= 7'b1110111; dis_data &= end
& & & & endcase
& & & & case(dis_data)
& & & & 4'h0:& & & & sem_db &= sem_seg_0;
& & & & 4'h1:& & & & sem_db &= sem_seg_1;
& & & & 4'h2:& & & & sem_db &= sem_seg_2;
& & & & 4'h3:& & & & sem_db &= sem_seg_3;
& & & & 4'h4:& & & & sem_db &= sem_seg_4;
& & & & 4'h5:& & & & sem_db &= sem_seg_5;
& & & & 4'h6:& & & & sem_db &= sem_seg_6;
& & & & 4'h7:& & & & sem_db &= sem_seg_7;
& & & & 4'h8:& & & & sem_db &= sem_seg_8;
& & & & 4'h9:& & & & sem_db &= sem_seg_9;
& & & & 4'ha:& & & & sem_db &= sem_seg_a;
& & & & 4'hb:& & & & sem_db &= sem_seg_b;
& & & & 4'hc:& & & & sem_db &= sem_seg_c;
& & & & 4'hd:& & & & sem_db &= sem_seg_d;
& & & & 4'he:& & & & sem_db &= sem_seg_e;
& & & & 4'hf:& & & & sem_db &= sem_seg_f;
& & & & endcase
逻辑块使用情况，竟然高达64%！ (原文件名:1.jpg)
还有就是，不知道用Verilog如何将16进制数转为10进制数啊！
是太大了点
我的占用了大概30%左右
回复【2楼】hdd&&
还有就是，不知道用verilog如何将16进制数转为10进制数啊！
-----------------------------------------------------------------------
其实你不用16进制计数就好了
各位分别计数就不用转换进制了，只多几条语句，应该比进制转换更简单
哦，这样啊，多谢了，我试试看
epm240基本做不了多少事。只能用来做点简单的东西。
我是一个初学者，刚开始学Verilog。
如果单纯计数器显示,用BCD计数比较方便,如果其他场合要把BIN转BCD,参考我这贴
http://www.ourdev.cn/bbs/bbs_content.jsp?bbs_sn=4215535&bbs_page_no=1&search_mode=3&search_text=&bbs_id=9999
http://blog.ednchina.com/akuei2/1722910/message.aspx
http://cid-c8c65500aea2fb15.office.live.com/self.aspx/Verilog%20HDL%20那些事儿%20（继续未完的故事%20）/第三章1.rar
http://cid-c8c65500aea2fb15.office.live.com/self.aspx/Verilog%20HDL%20那些事儿%20（继续未完的故事%20）/第五章2.rar
用function函数转换啊，输入十进制，对应输出数码管数值
//function : convert number to led-formed data
function[6:0] data_
& &&&input[3:0]
& &&&reg[6:0]
& && && &case( data )
& & & & & & & & & & & & & & & & 4'd0:&&& & & &&&led = ~7'h3f;&&& & & & //0
& & & & & & & & & & & & & & & & 4'd1:&&& & & &&&led = ~7'h06; & & & & & & & & //1
& & & & & & & & & & & & & & & & 4'd2:& & led = ~7'h5b;&&& & & & //2
& & & & & & & & & & & & & & & & 4'd3:& & led = ~7'h4f;&&& & & & //3
& & & & & & & & & & & & & & & & 4'd4:& & led = ~7'h66;&&& & & & //4
& & & & & & & & & & & & & & & & 4'd5:& & led = ~7'h6d;&&& & & & //5
& & & & & & & & & & & & & & & & 4'd6:& & led = ~7'h7d;&&& & & & //6
& & & & & & & & & & & & & & & & 4'd7:& & led = ~7'h07; & & & & & & & & //7
& & & & & & & & & & & & & & & & 4'd8:& & led = ~7'h7f; & & & & & & & & //8
& & & & & & & & & & & & & & & & 4'd9:& & led = ~7'h6f;& && &//9
& & & & & & & & & & & & & & & & & & & & default: led = ~7'h00;& & & & & & & && &
& & & & & & & && &&&endcase
& && & data_convert =
endfunction
对应返回的就是数码管的数据，每次调用就行了
LZ 居然用拼音 不好不好啊
parameter&&
&&sem_seg_0 = 8'hc0,& &&&// &0&& &
& && && && &&&sem_seg_1 = 8'hf9,& &&&// &1&& &
& && && && &&&sem_seg_2 = 8'ha4,& &&&// &2&& &
& && && && &&&sem_seg_3 = 8'hb0,& &&&// &3&& &
& && && && &&&sem_seg_4 = 8'h99,& &&&// &4&& &
& && && && &&&sem_seg_5 = 8'h92,& &&&// &5&& &
& && && && &&&sem_seg_6 = 8'h82,& &&&// &6&& &
& && && && &&&sem_seg_7 = 8'hf8,& &&&// &7&& &
& && && && &&&sem_seg_8 = 8'h80,& &&&// &8&& &
& && && && &&&sem_seg_9 = 8'h90,& &&&// &9&& &
& && && && &&&sem_seg_a = 8'h88,& &&&// &a&& &
& && && && &&&sem_seg_b = 8'h83,& &&&// &b&& &
& && && && &&&sem_seg_c = 8'hc6,& &&&// &c&& &
& && && && &&&sem_seg_d = 8'ha1,& &&&// &d&& &
& && && && &&&sem_seg_e = 8'h86,& &&&// &e&& &
& && && && &&&sem_seg_f = 8'h8e;& &&&// &f&&&
case(dis_data)
4'h0: sem_db &= sem_seg_0;
4'h1: sem_db &= sem_seg_1;
4'h2: sem_db &= sem_seg_2;
4'h3: sem_db &= sem_seg_3;
4'h4: sem_db &= sem_seg_4;
4'h5: sem_db &= sem_seg_5;
4'h6: sem_db &= sem_seg_6;
4'h7: sem_db &= sem_seg_7;
4'h8: sem_db &= sem_seg_8;
4'h9: sem_db &= sem_seg_9;
4'ha: sem_db &= sem_seg_a;
4'hb: sem_db &= sem_seg_b;
4'hc: sem_db &= sem_seg_c;
4'hd: sem_db &= sem_seg_d;
4'he: sem_db &= sem_seg_e;
4'hf: sem_db &= sem_seg_f;
你这个表会占用一大堆D flip-flop 也就是一大堆 逻辑单元
建议用逻辑门实现BCD到七段的译码 这才是CPLD的长项
回复【13楼】YFM_LMM&&
----------------------------------------------------------------------
多谢YFM_LMM的提醒！
回复【10楼】leilei2268967&&
//function : convert number to led-formed data
function[6:0] data_
& &&&input[3:0]
& &&&reg[6:0]
& && && &case( data )
4'd0:&&& & & &&&led = ~7'h3f;&&& & & & //0
4'd1:&&& & & &&&led = ~7'h06; & & & &&&//1
4'd2:& & led = ~7'h5b;&&& & & & //2
4'd3:& & led = ~7'h4f;&&& & & & //3
4'd4:& & led = ~7'h66;&&& & & & //4
4'd5:& & led = ~7'h6d;&&& & & & //5
4'd6:& & led = ~7'h7d;&&& & & & //6
4'd7:& & led = ~7'h07; & & & &&&//7
4'd8:& & led = ~7'h7f; & & & &&&//8
4'd9:& & led = ~7'h6f;& && &//9
default: led = ~7'h00;& & & && && &
& & endcase&&
& && & data_convert =
endfunction
-----------------------------------------------------------------------
这种方式很不错啊！
回复【15楼】hdd&&阿逸
-----------------------------------------------------------------------
组合逻辑多用阻塞赋值“=”
时序逻辑多用非阻塞赋值“&=”
综合后还是有差异的
看来如何优化也是一种学问
阿莫电子论坛, 原"中国电子开发网"
, 原www.ourdev.cn, 原www.ouravr.com《FPGA/CPLD应用技术(Verilog语言版)(第2版) 王静霞 电子工业出版社 97》【摘要 书评 试读】- 京东图书
FPGA/CPLD应用技术(Verilog语言版)(第2版) 王静霞 电子工业出版社 97
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著者王静霞
出版社电子工业出版社
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iframe(src='//www.googletagmanager.com/ns.html?id=GTM-T947SH', height='0', width='0', style='display: visibility:')浅谈VHDL/Verilog的可综合性以及对初学者的一些建议
最近在写代码的时候总是在思考，我写的这个能被综合吗？总是不放心，或是写完了综合的时候出问题，被搞的非常烦恼，虽然看了一些书，比如对组合逻辑用阻塞赋值，时序用非阻塞赋值，延时不能被综合等等，但是没有一本能完全将清楚所有的问题！今天无意中看到这篇文章，看来对于是否可综合依然是要靠经验判断！希望有一天能对常用的综合问题有个细致的了解！
一、HDL不是硬件设计语言
过去笔者曾碰到过不少VHDL或Verilog HDL的初学者问一些相似的问题，诸如如何实现除法、开根号，如何写循环语句等等。在这个论坛上，也时常能看到一些网友提出这一类的问题。
对于这些问题，首先要明确的是VHDL和Veriglog并非是针对硬件设计而开发的语言，只不过目前被我们用来设计硬件。HDL是Hardware Descripon Language的缩写，正式中文名称是&硬件描述语言&。也就是说，HDL并不是&硬件设计语言(Hardware Design Language)&。别看只差这一个单词，正是这一个单词才决定了绝大部分电路设计必须遵循RTL的模式来编写代码，而不能随心所欲得写仅仅符合语法的HDL代码。
二、HDL的来历
之所以是&硬件描述语言&，要从HDL的来历说起。
VHDL于1980年开始在美国国防部的指导下开发，完成于1983年，并于1987年成为IEEE的标准。当初开发这种语言，是出于美国国防部采购电子设备的需要。美军的装备采购自私人企业，时常要面对这样一种风险：如果某种武器大量装备部队，而其中某个零件的供应商却在几年后倒闭了，那这种武器的再生产、维修和保养都会出现大问题。而电子设备、尤其是集成电路的内部结构较为复杂，若出现前面所说的情况要找其他公司生产代用品非常困难。于是美国防部希望供应商能以某种形式留下其产品的信息，以保证一旦其破产后能由其他厂商迅速生产出代用品。
显然，当初的设计文档显然是不能交出来的，这在美国会涉及商业机密和知识产权问题。于是美国防部就想出了一种折衷的方法&&描述硬件的语言，也就是VHDL。通过VHDL，供应商要把自己生产的集成电路芯片的行为描述出来：比如说，加了什么样的信号后过多少时间它能输出什么等等。这样，如果有必要让其他厂商生产代用品，他们只需照着VHDL文档，设计出行为与其相同的芯片即可。这样的代用品相当于是新厂商在不了解原产品结构的情况下独立设计的，所以不太会涉及知识侵权。
Verilog HDL也形成于差不多的年代，是由Gateway Design Automaon公司大约在1983年左右开发的。其架构同VHDL相似，但主要被用来进行硬件仿真。或许私人公司更注重实用，Verilog要比VHDL简洁得多。
由此可见，这两种最流行的用于电路设计的语言，没有一种是为了设计硬件而开发的(更何况80年代还没有现在的那些功能强大的EDA软件呢)。因此，当初制订HDL语言标准的时候，并没有考虑这些代码如何用硬件来实现。换句话说，有些代码写起来简单，实现起来却可能非常复杂，或者几乎不可能实现。
三、HDL代码的可综合性
现在回到最初的问题上。为什么诸如除法、循环之类的HDL代码总是会出错？
由上一部分可知，任何符合HDL语法标准的代码都是对硬件行为的一种描述，但不一定是可直接对应成电路的设计信息。行为描述可以基于不同的层次，如系统级，算法级，寄存器传输级(RTL)、门级等等。以目前大部分EDA软件的综合能力来说，只有RTL或更低层次的行为描述才能保证是可综合的。而众多初学者试图做的，却是想让软件去综合算法级或者更加抽象的硬件行为描述。
比如说，要想实现两个变量相除的运算，若在代码中写下C=A/B，你将会发现只有一些模拟软件在前仿真中能正确执行这句代码，但几乎任何软件都不能将其综合成硬件。不要怪软件太笨。试想一下，如果我们自己笔算除法是怎么做的？从高位到低位逐次试除、求余、移位。试除和求余需要减法器，商数和余数的中间结果必须有寄存器存储；而此运算显然不能在一个时钟周期里完成，还需要一个状态机来控制时序。一句简单的C=A/B同所有这些相比显得太抽象，对于只能接受RTL或更低层次描述的EDA软件来说确实太难实现。而如果代码是类似于(Verilog)
always @(posedge clk)
这样的，要求除法在一个时钟延上完成，那更是不可能实现的。(注：有些FPGA的配套软件提供乘除法的运算模块，但也只能支持直接调用，不支持把形如C=A/B的语句综合成除法模块。)
又比如，一个很多初学者常见的问题是试图让HDL进行循环运算，形同(Verilog)：
for (i=0; i
一些功能比较简单的综合软件会完全拒绝综合循环语句；而一些功能较强的软件仅当wordlength是常数的时候能综合；当wordlength为变量时，任何软件都不能综合上面的语句。这是因为硬件规模必须是有限的、固定的。当综合软件遇到循环语句时，总是将其展开成若干条顺序执行的语句，然后再综合成电路。若wordlength是常数，则展开的语句数是确定的，具有可综合性；而若它是变量时，展开的语句数不确定，对应的硬件电路数量也不能确定，无法被综合。或许有人说用计数器就能实现变量循环，但这情形又和上面的除法运算相同。那需要额外的硬件，用来存储中间结果和进行时序控制，象上面那样的循环语句对此描述得太抽象，软件接受不了。
四、如何判断自己写的代码是可综合的？
用一句简单的话概括：电脑永远没有你聪明。具体来说，通常EDA软件对HDL代码的综合能力总是比人差。对于一段代码，如果你不能想象出一个较直观的硬件实现方法，那EDA软件肯定也不行。比如说，加法器、多路选择器是大家都很熟悉的电路，所以类似A+B-C，(A&B)?C这样的运算一定可以综合。而除法、开根、对数等等较复杂的运算，必须通过一定的算法实现，没有直观简单的实现方法，则可以判断那些计算式是不能综合的，必须按它们的算法写出更具体的代码才能实现。此外，硬件无法支持的行为描述，当然也不能被综合(比如想在FPGA上实现DDR内存那样的双延触发逻辑，代码很容易写，但却不能实现)。
不过，这样的判断标准非常主观模糊，遇到具体情况还得按设计人员自己的经验来判断。如果要一个相对客观的标准，一般来说：在RTL级的描述中，所有逻辑运算和加减法运算、以及他们的有限次组合，基本上是可综合的，否则就有无法综合的可能性。当然，这样的标准仍然有缺陷，更况且EDA的技术也在不断发展，过去无法综合的代码或许将来行，某些软件不支持的代码换个软件或许行。比如固定次数的循环，含一个常数参数的乘法运算等等，有些EDA软件支持对它们的综合，而有些软件不行。
所以，正确的判断仍然要靠实践来积累经验。当你可以较准确判断代码的可综合性的时候，你对HDL的掌握就算完全入门了。
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模块是Verilog 的基本描述单位，用于描述某个设计的功能或结构及其与其他模块通信的外部端口。
因为Verilog是一种硬件描述语言，所以在写Verilog语言时，首先要有所要写的module在硬...
Verilog HDL是一种硬件描述语言（HDL:Hardware Discription Lang...
一个合格的FPGA工程师需要掌握哪些知识？这里根据自己的一些心得总结一下，其他朋友可以补充啊。
VHDL中的delta延时大于零，但小于任何指定的延时（指定的延时包括after指定的惯性延时和tr...
Verilog中，用always块设计组合逻辑电路时，在赋值表达式右端参与赋值的所有信号都必须在al...
Verilog中，用always块设计组合逻辑电路时，在赋值表达式右端参与赋值的所有信号都必须在 a...
Reg类 型只在过程块中被赋值;而Net类型则在过 程块外面被赋值或者驱动.
分频器是FPGA设计中使用频率非常高的基本设计之一，尽管在目前大部分设计中，广泛使用芯片厂家集成的锁...
前面创新网网友Ricky Su发了篇博文《 说说FPGA中的黑盒子（BlackBox）》，学习了感觉...
这是一个在设计中常犯的错误列表，这些错误常使得你的设计不可靠或速度较慢，为了提高你的设计性能和提高速...
以下是一个在设计中常犯的错误列表这些错误常使得你的设计不可靠或速度较慢为了提高你的设计性能和提高速度...
用了半个多月的ISE，几乎全是自学起来的，碰到了很多很多让人DT好久的小问题，百度也百不到，后来还是...
用了半个多月的ISE，几乎全是自学起来的，碰到了很多很多让人DT好久的小问题，百度也百不到，后来还是...
这是一个在设计中常犯的错误列表这些错误常使得你的设计不可靠或速度较慢为了提高你的设计性能和提高速度的...
原文出自：分频器是指使输出信号频率为输入信号频率整数分之一的电子电路。在许多电子设备中如电子钟、频率...
学verilog 一个月了，在开发板上面写了很多代码，但是始终对一些问题理解的不够透彻，这里我们来写...
加减乘除是运算的基础，也是我们在小学课堂里的重点必修课。乘除运算虽然对于我们今天来说还是小菜一碟，让...
module cordic (clk,rst_n,ena,phase_in,sin_out,cos_...
cordic算法verilog实现（简单版）(转载）module cordic(clk, phi, ...
按键开关是各种电子设备不可或缺的人机接口。在实际应用中，很大一部分的按键是机械按键。在机械按键的触点...
一直都在System Generator下做图像处理相关的算法，感觉SysGen挺强大的，前几天突发...
HDL代码设计中重要的内容之一就是设计程序的状态机FSM，状态转换控制着整个程序的流程，为了理解程序...
最近正在准备找工作，由于是做FPGA开发，所以verilog实现技术分频电路是一道经常出现的题目，三...
一直说要研究官方的例子XAP792，也确实在断断续续地学习着，现在硬件基本搞明白了，在公司也已经做出...
我把FPGA层次划分为，鸡蛋级别，菜鸟级别，老鸟级别，高手级别四类。题主是鸡蛋级别的吧！啥也不会。那...
随着科学研究与技术开发市场化，采用传统电子设计手段在较短时间内完成复杂电子系统设计，已经越来越难完成...
本文介绍了一种以FPGA 为基础的数字密码锁。采用自顶向下的数字系统设计方法， 将数字密码锁系统分解...
HDL建筑智能照明控制系统借助各种不同的“预设置”控制方式和控制元件，对不同时间不同环境的光照度进行...
很多刚开始学习FPGA的朋友们经常会遇上一些误区而无从解决，FPGA为什么是可以编程的？通过HDL语...
当前业内领先的FPGA公司里工作的应用工程师每天都会面对很多设计问题，而且他们已经提出了一些将令你的...
基于FPGA在Quartus II软件中使用VHDL语言,对单总线温度传感器进行读写控制及温度显示功...
本文采用CPLD控制核心实现了智能报警系统。由于利用EDA技术进行系统设计，外围器件少、体积小、功耗...
本文简单介绍在使用Verilog HDL语言时文件的调用问题之include使用方法介绍及举例说明，...
硬件电路以FPGA为中心，实现存储器的接口电路设计，以及对打印机的并口接口电路设计。设计的微型打印机...
本文采用CPLD控制核心实现了智能报警系统。由于利用EDA技术进行系统设计，外围器件少、体积小、功耗...
本文介绍一种利用 EDA 技术 和 VHDL 语言 ，在 MAX+PLUSⅡ环境下，设计了一种新型的...
本文着重介绍EDA技术的发展、EDA技术的基本特征及使用EDA技术的数字系统设计实例分析
文中着重介绍了一种基于FPGA利用VHDL硬件描述语言的数字秒表设计方法，在设计过程中使用基于VHD...
文中在FPGA芯片中嵌入MC8051 IP Core，作为控制核心，利用Verilog HDL语言进...
在通信系统中，通信芯片是整个硬件平台的基础，它不仅完成OSI物理层中的数据发送和接收，还能根据传输方...
本文介绍了一种利用FPGA实现DC～100 MHz的自动切换量程数字等精度频率计的实现方法，并给出实...
电子发烧友网核心提示 ：对于FPGA初学者而言，正确的入门参考书籍对其至关重要。应广大FPGA初学者...
1 概述 随着集成电路（Integrated Circuit，IC）设计技术和工艺水平进入超深亚微米...
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