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请教delta sigma adc的一个初级问题
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本帖最后由 dontium 于
12:59 编辑 将一个0~3V 10KHz的正弦波输入到delta sigma& adc，ADC的参考电压是3v，以500SPS的速率采样，请问每次采到的数据会是怎样的？
sigma delta ADC是过采样器件，过采样率OSR=fsample/（2*fsignal）。其中内部包括一个modulator和一个decimation filter，modulator的输出类似PWM波，当“1”很密集时表示原始正弦波处于正半周期，\"0\"很密集时表示&
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本帖最后由 dontium 于
12:59 编辑 采样比信号频率还低，是不能用的。
假如第一次采样是在信号的 0相位点，又设信号是精确的10K、采样是精确的每秒500次，那么第二次采样就在信号的第20个周期的0相位点。
对delta sigma 的机制没做过深入的了解，总听说增量累加，还有过采样这些术语，所以曾经想像过它是否会取两次采样间的平均值或均方根等等。
曾试图用它充当RMS转换器来测量交流电，当然只测量一个非线性的相对值就&
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对delta sigma 的机制没做过深入的了解，总听说增量累加，还有过采样这些术语，所以曾经想像过它是否会取两次采样间的平均值或均方根等等。
曾试图用它充当RMS转换器来测量交流电，当然只测量一个非线性的相对值就可以。因为没有试验过，所以提个问确认一下。
不过现在来看，如果真像我想的那样，它的测量结果也就没有任何意义了。
如果像二楼所说，在这点上，他与SAR是不是应该没有区别，对吗？
另外他的增量累加特性是不是只在过采样的那段时间里才会有体现？
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delta sigma ADC与SAR有所不同，SAR是采一次，就完成一次AD。
二楼的答复有些不妥。这是TI的一簏文章：
[ 本帖最后由 dontium 于
10:14 编辑 ]
`感谢楼上，我再查查资料，看来有必要深入了解一下了。&
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`感谢楼上，我再查查资料，看来有必要深入了解一下了。
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sigma delta ADC是过采样器件，过采样率OSR=fsample/（2*fsignal）。其中内部包括一个modulator和一个decimation filter，modulator的输出类似PWM波，当“1”很密集时表示原始正弦波处于正半周期，&0&很密集时表示原始正弦波处于负半周期。decimation filter的输出即是数字化了的输入信号。
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SAR ADC 的输入注意事项
SAR ADC 的输入注意事项
您是否知道输入信号可能会影响为应用选择最佳逐次逼近寄存器 (SAR) 模数转换器 (ADC) 的方式？
在我们听到&输入&两个字时，脑海里会立即浮现频率、幅值、正弦波以及锯齿波等几件事。所有这些都是优化信号调节时需要考虑的相关问题。
但是，很多人不会预先考虑的一件事是
的实际输入类型。在本博客中，我将重点介绍三种 SAR 输入（单端、伪差分与差分输入）以及如何将其使用在应用中。在以后的博客中，我还将讨论性能差异以及获得最优输入性能所必须考虑的一些重要实际注意事项。
单端输入 SAR ADC
单端输入是这三种输入类型中最简单的一种，因为 ADC 只有一个输入。只要馈送信号在输入引脚指定的范围内，SAR 就会针对 SAR 接地对输入进行数字化（见图 1）。
图 1：单端转换实例
尽管大部分单端 SAR ADC 都可处理单极性信号，但一部分可用于处理幅值 (A) 可轻松超过电源的双极性信号。有些支持一个通道，有些则支持多个通道。使用单端 ADC 输入的一个常见应用是电源电压监控。
下面是有关图 1 中所用单端输入 SAR ADC 的更多信息：
伪差分输入 SAR ADC
伪差分 SAR ADC 具有两个输入引脚，但被称为&伪差分&，是因为在一个输入保持为固定 DC 电压（一般是 REF/2）而另一个输入可接受动态变化的输入信号时，可产生适当的 ADC 转换。两个输入端 (AINP-AINM) 之间的差分信号随后可转换为数字代码。通常为输入变量提供 +/-100mV 的预留空间。图 2 就是该输入和一个独特案例（其中固定输入 (AINM) 可连接至信号接地，使其类似于单端输入类型）。
图 2：伪差分输入配置
采用该配置的一个最常见应用是分流监测。在该应用中不仅可针对固定 DC 电压测量串联电阻器一侧的电压，而且还可将其转换回电流。
图 2 中使用的伪差分输入 SAR ADC 实例：
全差分输入 SAR ADC
全差分输入 SAR ADC 接受两组输入，一组输入是另一组的有力补充（见图 3）。这两组输入之间的差分信号 (VDIFF = AINP & AINM) 可转换。
在大多数差分输入 SAR 中，对 ADC 输入的共模电压 (VCM = (AINP + AINM)/2) 都有限制，其可转换为两个信号的固定 DC 偏移（一般是容差为 +/-100mV 的 REF/2）。
然而如图 3 所示，有一些更新颖的 SAR ADC 提供一个特别的输入级，其可处理可在 0 和 REF 之间发生变化的共模电压。这种输入被称为真差分输入。
图 3：全差分输入配置
全差分 SAR ADC 支持双极性输入和／或多个通道，与单端 SAR ADC 类似。使用变压器输出的应用可采用全差分输入 SAR。
下面是关于图 3 中所使用全差分输入 SAR ADC 的更多信息：
原文请参见:SAR型 （逐次逼近型）
&摘要：逐次逼近寄存器型(SAR)模数转换器(ADC)占据着大部分的中等至高分辨率ADC市场。SAR ADC的采样速率最高可达5Msps，分辨率为8位至18位。SAR架构允许高性能、低功耗ADC采用小尺寸封装，适合对尺寸要求严格的系统。
　　本文说明了SAR ADC的工作原理，采用二进制搜索算法，对输入信号进行转换。本文还给出了SAR ADC的核心架构，即电容式DAC和高速比较器。最后，对SAR架构与流水线、闪速型以及&S-&D ADC进行了对比。
　　逐次逼近寄存器型(SAR)模拟数字转换器(ADC)是采样速率低于5Msps (每秒百万次采样)的中等至高分辨率应用的常见结构。SAR ADC的分辨率一般为8位至16位，具有低功耗、小尺寸等特点。这些特点使该类型ADC具有很宽的应用范围，例如便携/电池供电仪表、笔输入量化器、工业控制和数据/信号采集等。
　　顾名思义，SAR ADC实质上是实现一种二进制搜索算法。所以，当内部电路运行在数兆赫兹(MHz)时，由于逐次逼近算法的缘故，ADC采样速率仅是该数值的几分之一。
& & &SAR ADC的架构
& & &尽管实现SAR ADC的方式千差万别，但其基本结构非常简单(见图1)。模拟输入电压(VIN)由采样/保持电路保持。为实现二进制搜索算法，N位寄存器首先设置在中间刻度(即：100... .00，MSB设置为1)。这样，DAC输出(VDAC)被设为VREF/2，VREF是提供给ADC的基准电压。然后，比较判断VIN是小于还是大于VDAC。如果VIN大于VDAC，则比较器输出逻辑高电平或1，N位寄存器的MSB保持为1。相反，如果VIN小于VDAC，则比较器输出逻辑低电平，N位寄存器的MSB清0。随后，SAR控制逻辑移至下一位，并将该位设置为高电平，进行下一次比较。这个过程一直持续到LSB。上述操作结束后，也就完成了转换，N位转换结果储存在寄存器内。
& & & & & & & & & & & & & & & & & & & & & & & & & & & &
& & &SAR ADC的工作流程
& & &了解了SAR的架构后，我们以一个10位单端SAR ADC的整体为例，来说明SAR ADC的工作流程。该SAR ADC的架构如图1所示，主要包括以下4个部分：采样保持电路(Sample and Hold)、比较器(Comp)、10-bit逐次逼近寄存器及控制电路(SARLOGIC)、D／A转换电路(DAC)。&输入电压Vin通过采样保持电路得到采样电压Vsh，Vsh与DAC的输出Vdac通过比较器进行比较，比较结果传递给逐次逼近寄存器，逐次逼近寄存器一方面输出比较结果，另一方面控制DAC的转换开关，以便进行下一位的转换。
& & &该SAR ADC的工作流程如图2所示，它主要可以分为采样、清零阶段和比较阶段。& & &第一步：采样、清零阶段。采样保持电路中的开关S，闭合，Vin=Vsh，属于跟随阶段；DAC中的电容C1p～C10p和C1n～C10n的下级板全部接GND，开关EN闭合，Vdac接GND，DAC处于清零阶段。
& & & & & & & & & & & & & & & & & & & & & & & & & & & & && & &第二步：比较阶段。采样保持电路中的开关Sa断开，Vsh为采样得到的电压；DAC中的电容C1p～C10p的下级板接Vref，其余开关不动，而开关EN断开，此时DAC的输出结果：
　 & & & & & & & & & & & & & & & & & & & & & & & & & & & & & & & & & 　 &
& & &Vsh与Vdac进行比较，如果Vsh大于Vdac，则比较器输出为1，即D1=1，而逐次逼近寄存器根据比较结果，将电容C10n(MSB电容)的下级板偏转到Vref；反之D1=0，C10p的下级板偏转到GND。其余电容保持不变。
& & &第j步：根据上一步比较的结果，得到DAC的输出如下：
& & & & & & & & & & & & & & & & & & & & & & & & & & & & &
& && Vsh与Vdac进行比较，如果Vsh大于Vdac，则比较器输出为1，即Dj-1=1，而逐次逼近寄存器根据比较结果，将电容C(11-j)n的下级板偏转到Vref；反之Dj-1=0，C(11-j)p的下级板偏转到GND。其余电容保持不变。直至j=11，比较结束，进入下一个转换周期。&
& & &直到j&9时，结束转换，进行数字输出。
& & &让我们把这个过程简化到4位进行演示，y轴(和图中的粗线)表示DAC的输出电压。本例中，第一次比较表明VIN&& VDAC。所以，位3置为0。然后DAC被置为01002，并执行第二次比较。由于VIN&& VDAC，位2保持为1。DAC置为01102，执行第三次比较。根据比较结果，位1置0，DAC又设置为01012，执行最后一次比较。最后，由于VIN&& VDAC，位0确定为1。每一位都进行比较后，即可进行输出。
& & & & & & & & & & & & & & & & & & & & & & & & & & & &&
& & & 注意，对于4位ADC需要四个比较周期。通常，N位SAR ADC需要N个比较周期，在前一位转换完成之前不得进入下一次转换。由此可以看出，该类ADC能够有效降低功耗和空间，当然，也正是由于这个原因，分辨率在14位至16位，速率高于几Msps (每秒百万次采样)的逐次逼近ADC极其少见。
　　SAR ADC的另一个显着的特点是：功耗随采样速率而改变。这一点与闪速ADC或流水线ADC不同，后者在不同的采样速率下具有固定的功耗。这种可变功耗特性对于低功耗应用或者不需要连续采集数据的应用非常有利(例如，用于PDA 数字转换器)。
　　SAR的深入分析
　　SAR ADC的两个重要部件是比较器和DAC，稍后我们可以看到，图1中采样/保持电路可以嵌入到DAC内，不作为一个独立的电路。
　　SAR ADC的速度受限于：
　　&DAC的建立时间，在这段时间内必须稳定在整个转换器的分辨率以内(如：LSB)
　　&比较器，必须在规定的时间内能够分辨VIN与VDAC的微小差异
　　&逻辑开销
& & &下面对DAC与比较器两方面进行分析：
& & &&DAC的最大建立时间通常取决于其MSB的建立时间，原因很简单，MSB的变化代表了DAC输出的最大偏移。另外，ADC的线性也受DAC线性指标的限制。因此，由于元件固有匹配度的限制，分辨率高于12位的SAR ADC常常需要调理或校准，以改善其线性指标。虽然这在某种程度上取决于处理工艺和设计，但在实际的DAC设计中，元件的匹配度将线性指标限制在12位左右。
　　许多SAR ADC采用具有固有采样/保持功能的电容式DAC。电容式DAC根据电荷再分配的原理产生模拟输出电压，由于这种类型的DAC在SAR ADC中很常用，所以，我们最好讨论一下它们的工作原理。
　　电容式DAC包括一个由N个按照二进制加权排列的电容和一个&空LSB&电容组成的阵列。图3是一个16位电容式DAC与比较器相连接的范例。采样阶段，阵列的公共端(所有电容连接的公共点，见图3)接地，所有自由端连接到输入信号(模拟输入或VIN)。采样后，公共端与地断开，自由端与VIN断开，在电容阵列上有效地获得了与输入电压成比例的电荷量。然后，将所有电容的自由端接地，驱动公共端至一个负压-VIN。
& & & & & & & & & & & & & & & & & & & & & & & & & & & & & &
　　作为二进制搜索算法的第一步，MSB电容的底端与地断开并连接到VREF，驱动公共端电压向正端移动½VREF。
　　因此，VCOMMON&= -VIN&+ ½ & VREF
　　如果VCOMMON&& 0 (即VIN&& ½ & VREF)，比较器输出为逻辑1。如果VIN&& ½ & VREF，比较器输出为逻辑0。
　　如果比较器输出为逻辑1，MSB电容的底端保持连接至VREF。否则，MSB电容的底端连接至地。
　　接下来，下一个较小电容的底端连接至VREF，将新的VCOMMON电压与地电位进行比较。
　　继续上述过程，直至所有位的值均确定下来。
　　简言之，VCOMMON&= -VIN&+ BN-1&& VREF/2 + BN-2&& VREF/4 + BN-1&& VREF/8 + ... + B0 & VREF/2N-1&(B_为比较器输出/ADC输出位)。
　　DAC校准：
　　对于一个理想的DAC来讲，每个与数据位相对应的电容应该精确到下一个较小电容的两倍。在高分辨率ADC (如16位)中，这会导致过宽的数值范围，以致无法用经济、可行的尺寸实现。16位的SAR ADC (如MAX195)实际由两列电容组成，利用电容耦合减小LSB阵列的等效容值。MSB阵列中的电容经过微调以降低误差。LSB电容的微小变化都将对16位转换结果产生明显的误差。不幸的是，仅仅依靠微调并不能达到16位的精度，或者补偿由于温度、电源电压或其它参数的变化所造成的性能指标的改变。考虑到上述原因，MAX195内部为每个MSB电容配置了一个校准DAC，这些DAC通过电容耦合到主DAC输出，根据它们的数字输入调节主DAC的输出。
　　校准时，首先要确定用于补偿每个MSB电容误差的修正代码，并存储该代码。此后，当主DAC对应的数据位为高电平时就把存储的代码提供给适当的校准DAC，补偿相关电容的误差。一般由用户发起校准过程，也可以在上电时进行自动校准。为降低噪声效应，每个校准过程都执行许多次(MAX195大约持续14,000个时钟周期)，结果取平均值。当供电电压稳定后最好进行一次校准。高分辨率ADC应该在电源电压、温度、基准电压或时钟等任何一个参数发生显着变化后进行再校准，因为这些参数对直流偏移有影响。如果只考虑线性指标，可以容许这些参数有较大改变。因为校准数据是以数字方式存储的，无需频繁转换即可保持足够的精度。
　　比较器
　　比较器需要具有足够的速度和精度，尽管比较器的失调电压不影响整体的线性度，它将给系统传输特性曲线带来一个偏差，为减小比较器的失调电压引入了失调消除技术。然而，还必须考虑噪声，比较器的等效输入噪声通常要设计在1 LSB以内。比较器必须能够分辨出整个系统精度以内的电压，也就是说比较器需要保证与系统相当的精度。
　　SAR ADC与其它ADC结构的比较
　　与流水线ADC相比
　　流水线ADC采用一种并行结构，并行结构中的每一级同时进行一位或几位的逐次采样。这种固有的并行结构提高了数据的吞吐率，但要以功耗和延迟为代价。所谓延迟，在此情况下定义为ADC采样到模拟输入的时间与输出端得到量化数据的时间差。例如，一个5级流水线ADC至少存在5个时钟周期的延迟，而SAR只有1个时钟周期的延迟。需要注意的是，延迟的定义只是相对于ADC的吞吐率而言，并非指SAR的内部时钟，该时钟是吞吐率的许多倍。流水线ADC需要频繁地进行数字误差校准，以降低对流水线上每一级闪速ADC (即比较器)的精度要求。而SAR ADC的比较器精度只需与整体系统的精度相当即可。流水线ADC一般比同等级别的SAR需要更多的硅片面积。与SAR一样，精度高于12位的流水线ADC通常需要一些某种形式的微调或校准。
　　与闪速ADC相比
　　闪速ADC由大量的比较器构成，每个比较器包括一个宽带、低增益预放大器和锁存器。预放大器必须仅用于提供增益，不需要高线性度和高精度，这意味着只有比较器的门限值才需具有较高的精度。所以，闪速ADC是目前转换速率最快的一种架构。
　　通常需要折衷考虑闪速ADC的速度以及SAR DAC的低功耗和小尺寸特性。尽管极高速的8位闪速ADC (以及它们的折叠/内插变种)具有高达1.5Gsps的采样速率(例如MAX104、MAX106和MAX108)，但很难找到10位的闪速ADC，而12位(及更高位)闪速ADC还没有商用化的产品。这是由于分辨率每提高1位，闪速ADC中比较器的个数将成倍增长，同时还要保证比较器的精度是系统精度的两倍。而在SAR ADC中，提高分辨率需要更精确的元件，但复杂度并非按指数率增长。当然，SAR ADC的速度是无法与闪速ADC相比较的。
　　与&S-&D转换器相比
　　传统的过采样/&S-&D转换器被普遍用于带宽限制在大约22kHz的数字音频应用。近来，一些宽带&S-&D转换器能够达到1MHz至2MHz的带宽，分辨率在12位至16位。这通常由高阶&S-&D调制器(例如，4阶或更高)配合一个多位ADC和多位反馈DAC构成。&S-&D转换器具有一个优于SAR ADC的先天优势：即不需要特别的微调或校准，即使分辨率达到16位至18位。由于该类型ADC的采样速率要比有效带宽高得多，因此也不需要在模拟输入端增加快速滚降的抗混叠滤波器。由后端数字滤波器进行处理。&S-&D转换器的过采样特性还可用来&平滑&模拟输入中的任何系统噪声。
　　&S-&D转换器要以速率换取分辨率。由于产生一个最终采样需要采样很多次(至少是16倍，一般会更多)，这就要求&S-&D调制器的内部模拟电路的工作速率要比最终的数据速率快很多。数字抽取滤波器的设计也是一个挑战，并要消耗相当大的硅片面积。在不远的将来，速度最高的高分辨率&S-&D转换器的带宽将不大可能高出几兆赫兹很多。
　　综上所述，SAR ADC的主要优点是低功耗、高分辨率、高精度、以及小尺寸。由于这些优势，SAR ADC常常与其它更大的功能集成在一起。SAR结构的主要局限是采样速率较低，并且其中的各个单元(如DAC和比较器)，需要达到与整体系统相当的精度。
&&&&&&&一般dsp和mcu中集成的8位、12位、16位ADC多数是SAR型的，如ADI(Blackfin),STC，silabs等。
个人理解：这是一种低成本的adc实现方案，主要缺点是速度慢，在高精度ADC采用较少，但是成本低，电路低，在一些要求不高的场合依然广泛采用。
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一种16位SAR+ADC的设计
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4］。　　2.3控制逻辑电路的理想模型　　以最高位D7和次高位D6的时序控制电路为例，图4是控制逻辑电路的MATLAB理想模型。对于最高位D7，当采样结束时采样时钟CLK处于低电平，最高位D7的置位信号到来，或者比较器的输出结果VCOM为高电平，会导致要转换的该位为高电平。此时逻辑控制电路控制DAC的最高位开关连接Vref，或者是维持该位的高电平。同样，对于次高位D6，采样结束时，CLK处于低电平，并且D7比较结束，置位信号恢复低电平，此时，如果D6的置位信号到来，或者该位的VCOM为高电平，最终的输出结果都是高电平，控制DAC的次高位开关接Vref，或者维持该位的高电平［3］。　　8位SAR ADC的MATLAB系统理想模型包括采样保持电路、DAC、比较器、移位寄存器、输入模拟信号Vin、时钟信号CLK，输出为八位二进制数字编码［D7：D0］。　　使用MATLAB仿真工具对该理想模型进行仿真［5］，仿真结果如图5所示。当采样时钟CLK频率为10 MS/s、输入信号频率约为0.5 MHz 时，取4 096个点进行FFT分析，仿真结果显示， ENOB=7.99 bit，SINAD=49.92 dB，SNR=50.00 dB，THD=-67.19 dB，SFDR=69.72 dB，说明该理想模型性能优良，能够实现模数转换功能。　　3SAR ADC的非理想因素分析　　SAR ADC的结构主要包括控制逻辑电路、DAC和比较器。其中，控制逻辑电路的非理想因素主要包括开关非线性和噪声，DAC的非理想因素主要包括电容阵列失配以及开关的非线性，比较器非理想因素主要是失调电压以及外接 CLK信号的时钟抖动造成的误差。下面将具体分析这些非理想因素对SAR ADC系统性能的影响。　　3.1时钟抖动　　时钟抖动效应指由于实际采样时刻的偏差，会导致采样结果产生误差。可以通过建模来确定系统能接受的时钟抖动的大小［6］。　　设信号函数为f(t)，采样保持电路理想时刻采样值为f(nT)，实际采样值为f(nT+ΔT)，所以：　　　　因此采样时钟抖动模型的设置如图6所示［7］。　　　　3.2开关非线性　　理想采样开关的导通电阻为0，断开时电阻无穷大。实际上，CMOS工艺下实现的MOS开关会出现时钟馈通和电荷注入等一系列非线性因素。假设Vin是输入，Vout是输出，栅压为高电平VDD时，MOS开关导通，则导通电阻Ron表示为［8］：　　　　由公式（3）可知，开关的导通电阻Ron与输入信号Vin有关，是一个非线性函数，会限制输入电压范围。为了减小导通电阻Ron，可以采用大宽长比的晶体管，但是增大了面积，增大了寄生电容，从而影响开关速度［9］。　　由于开关的非线性特点，一般采用 CMOS 传输门开关。CMOS传输门开关由 NMOS 管和 PMOS 管并联而成，总电阻相对稳定，变化范围小，弥补单个 MOS 管作为开关电阻值变化较大的缺陷，能够有效解决开关非线性的问题［10］。　　3.3比较器的失调　　比较器的失调电压主要包括静态失调和动态失调两部分［10］。静态失调指比较器对称的MOS管的迁移率μ、氧化层电容Cox和阈值电压Vth的不匹配带来的误差用下式表示：　　　　其中，AμCox、Avth、SμCox、Svth是工艺参数，D是两匹配晶体管间距。所以，可以通过增加晶体管面积并且减小两管间距来减小比较器的静态失调。　　动态失调指寄生电容失配而引起的误差。晶体管电容失配会导致充放电过程中电压值的变化，从而产生动态失调误差。可以通过增加晶体管面积来增加寄生电容，通过减小比值来减小比较器的动态失调误差。　　3.4电容阵列的失配　　DAC的电容阵列的失配会影响整个SAR ADC的系统精度。假设电容失配误差来自于单位电容C0的偏差，单位电容方差σ02，大小呈正态分布，每个输出对应的电容值为：　　Ck=2n-kC0+δk,E［δk］=0,E［δ2k］=2n-kσ20（6）　　由电荷再分配原理，给定数字码y，假设：　　y=∑nk=12n－kBk（7）　　计算可得，实际DAC与理想DAC的偏差，也就是DAC的INL为：　　　　根据DNL的定义：　　DNL(y)=|V(y)－V(y－1)－1LSB|　　=|V(y)+Verr(y)－V(y－1)+Verr(y－1)－1LSB|　　=ΔVerr(y)（9）　　DNL方差为：　　　　可以得出，电路的INL和DNL的方差与单位电容C0的平方成反比，与方差σ02成正比。因此可以通过增加C0来减小电容失配引起的误差。　　对于电荷再分配式DAC，ADC位数为N，二进制加权电容网络允许的最大电容失配率δ满足：　　　　可以得出，随着精度N的增加，电容网络允许的最大电容失配率δ约成指数下降，当N很大时，电容网络失配误差与δ呈线性关系［11］。4非理想因素仿真结果与分析　　4.1时钟抖动仿真　　图7是给SAR ADC理想模型加上采样时钟抖动后的系统仿真图。采样时钟CLK频率为10 MS/s，分别设置采样时钟抖动为0.1 ns，0.3 ns，0.5 ns，1 ns，进行FFT分析。仿真结果显示，时钟抖动为0.1 ns时，系统信噪比SNR为49.83 dB；时钟抖动为0.3 ns时，SNR为48.70 dB；时钟抖动为0.5 ns时，SNR为46.81 dB；时钟抖动为1 ns时，SNR为44.39 dB。说明采样时钟抖动会造成采样信号的偏差，从而降低系统SNR，进而降低系统的ENOB，因此为了降低抖动噪声的影响，采样时钟抖动应当控制在0.3 ns之内。　　4.2比较器失调仿真　　图8是给SAR ADC的理想模型加上比较器失调电压后的仿真图。采样率为10 MS/s，设置比较器失调电压为30 mV以内和50 mV以内。仿真结果显示，比较器的失调越大，有效位数越低。当失调为30 mV以内时，ENOB为7.94 bit；当失调为50 mV以内时，ENOB为7.56 bit，所以说，考虑到一定的余量，实际电路设计中，比较器的失调电压必须要控制在30 mV以内，否则会造成精度过低。　　4.3电容失调仿真　　图9所示是DAC电容阵列失配的仿真频谱图。采样率为10 MS/s，设置电容失配率分别为0.3%，0.392 2%，0.5%，1%。FFT仿真结果显示，电容失配率为0.3%时，ENOB为7.83 bit；电容失配率为0.392 2%时，ENOB为7.61 bit；电容失配率为0.5%时，ENOB为7.02 bit；电容失配率为1%时，ENOB为5.61 bit。因此电容失配率越大，有效位数跟信噪比越差，系统性能变差。考虑到一定的余量，实际电路设计中，要控制电容失配率在0.5%以内。5结论　　本文从系统级角度，在MATLAB平台上使用Simulink 工具，对8位SAR ADC进行系统级建模，包括DAC二进制权电容阵列、比较器、控制逻辑电路和移位寄存器。在理想模型基础上，分析时钟抖动、开关非线性、比较器失调、电容阵列失配等非理想因素对系统性能的影响，总结降低非理想因素影响的方法。给理想模型添加非理想因素，进行系统的整体仿真。FFT仿真结果显示，要使SAR ADC实现较高的有效位数和信噪比，时钟抖动要控制在0.3 ns以内，比较器失调控制在30 mV以内，DAC电容失配控制在0.5%以内，不断优化系统架构设计，对实际电路设计具有指导意义。参考文献　　［1］ 张郭敏. 流水线ADC的系统建模与架构设计［D］. 合肥: 合肥工业大学, 2010.　　［2］ 章大伟. 一种SAR ADC的设计与研究［D］. 合肥: 合肥工业大学, 2014.　　［3］ 徐韦佳. 一种异步逐次逼近型模数转换器的研究与设计［D］. 合肥: 合肥工业大学, 2015.　　［4］ 陈幼青, 何明华. 应用于14 bit SAR ADC的高精度比较器的设计［J］. 微电子学与计算机, ): 109-112.　　［5］ 刘旭东, 戴澜. 14位100 MHz流水线ADC行为级建模与仿真［J］. 微电子学, ): 686?689.　　［6］ DEVRIM A, MOHAMMAD A S, FRANCO M. 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