如何把10verilog分频器测试代码verilog代码改成15verilog分频器测试代码的代码？

来源：蜘蛛抓取(WebSpider) 时间：2022-10-19 04:24 标签： verilog分频器测试代码

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《可编程逻辑器件及应用》是电子信息科学与技术、电子信息工程专业核心选修课程，主要从数字系统设计和电子设计自动化的角度出发，以Verilog HDL的语法和应用为主线，讲授如何利用硬件逻辑电路实现复杂数字系统的方法。 课程的主要内容包括可编程逻辑器件的原理、Verilog数字设计基础、模块化设计和验证、数字系统设计实践等几个部分。 通过学习本课程，学生可以明确数字系统设计和可编程逻辑器件方面的基本概念、基本知识和基本技能，学会电子设计自动化的工具使用，掌握硬件描述语言的阅读和编程；理解自顶向下的设计思想和自底向上的设计实现，掌握各种数字电路模块的描述和仿真；通过大量的实践，学会以工程应用的角度设计数字电路和数字系统。通过系统学习《可编程逻辑器件及应用》课程，能够让学生成为具有创新创业能力的工程科技人才，并为进入下一阶段的专业学习奠定深厚的理论基础。

分频器是指使输出信号频率为输入信号频率整数分之一的电子电路。在许多电子设备中如电子钟、频率合成器等，需要各种不同频率的信号协同工作，常用的方法是以稳定度高的晶体振荡器为主振源，通过变换得到所需要的各种频率成分，分频器是一种主要变换手段。
   　早期的分频器多为正弦分频器，随着数字集成电路的发展，脉冲分频器（又称数字分频器）逐渐取代了正弦分频器。

下面以Verilog HDL 语言为基础介绍占空比为50%的分频器。

　　偶分频电路指的是分频系数为 2、4、6、8 ... 等偶数整数的分频电路，我们可以直接进行分频。

可以看到，clk的上升沿，采样到cnt=2的时候，就翻转,采样到0和1的时候，保持。这样就可以做到一半高电平，一半低电平。

　　由于奇分频需要保持分频后的时钟占空比为 50% ，所以不能像偶分频那样直接在分频系数的一半时使时钟信号翻转(高电平一半，低电平一半)。
　　　　在此我们需要利用输入时钟上升沿和下降沿来进行设计。

 　　　　　接下来我们设计一个 5 分频的模块，设计思路如下：

　　　　　采用计数器 cnt1 进行计数，在时钟上升沿进行加 1 操作，计数器的值为 0、1 时，输出时钟信号 clk_div 为高电平；计数器的值为2、3、4 时，输出时钟信号 clk_div 为低电平，计数到 5 时清零，从头开始计数。我们可以得到占空比为 40% 的波形 clk_div1。

 　　　　  采用计数器 cnt2进行计数，在时钟下降沿进行加 1 操作，计数器的值为 0、1 时，输出时钟信号 clk_div 为高电平；计数器的值为2、3、4 时，输出时钟信号 clk_div 为低电平，计数到 5 时清零，从头开始计数。我们可以得到占空比为 40% 的波形 clk_div2。
  　　　　 clk_div1 和clk_div2 的上升沿到来时间相差半个输入周期，所以将这两个信号进行或操作，即可得到占空比为 50% 的5分频时钟。程序如下：

对其进行测试和验证，得到如下波形：

3.任意占空比的任意分频

  在verilog程序设计中，我们往往要对一个频率进行任意分频，而且占空比也有一定的要求这样的话，对于程序有一定的要求。
  现在在前面两个实验的基础上做一个简单的总结，实现对一个频率的任意占空比的任意分频。
  比如： FPGA系统时钟是50M Hz，而我们要产生的频率是880Hz，那么，我们需要对系统时钟进行分频。很容易想到用计数的方式来分频： = 56818。
  显然这个数字不是2的整幂次方，那么我们可以设定一个参数，让它到56818的时候重新计数就可以实现了。程序如下：

分频的应用很广泛，一般的做法是先用高频时钟计数，然后使用计数器的某一位输出作为工作时钟进行其他的逻辑设计，上面的程序就是一个体现。
  下面我们来算一下它的占空比：
  我们清楚地知道，这个输出波形在counter为0到32767（2的14次方）的时候为低，在32768到56817的时候为高，占空比为40%多一些，
  如果我们需要占空比为50%，那么我们需要再设定一个参数，使它为56817的一半，使达到它的时候波形翻转，就可以实现结果了。
  程序如下：/2-1，计数到28408就清零，翻转，其余的计数期间，保持不变。

继续让我们来看如何实现任意占空比，比如还是由50M分频产生880Hz，而分频得到的信号的占空比为30%。

 通过以上几个例子对比不难发现，借助计数器来实现任意点空比的任意分频的方法简单，且用verilog语言进行行为描述时，代码简洁、易懂、通用。
 通过以上的学习，对分频器有了比较深刻的认识，将在以后的学习中会有广泛的应用。

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