第二张图中画波浪线的地方，从公式的哪里看出来进位延迟时间是2ty呢？难道Gn和PnCn-1都是ty？

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计算计算A+B请同学们思考以下两个问题请同学们思考以下两个问题:1、各位上的运算有何不同之处？、各位上的运算有何不同之处？2、只考虑某一位数相加，用逻辑电路实现，分别有几个、只考虑某一位数相加，用逻辑电路实现，分别有几个输入端和输出端？输入端和输出端？加法器加法器加法运算的基本规则加法运算的基本规则：（1）逢二进一。）逢二进一。（2）最低位是两个数最低位的叠加，不需）最低位是两个数最低位的叠加，不需考虑进位。考虑进位。（3）其余各位都是三个数相加，包括加数）其余各位都是三个数相加

2、，包括加数、被加数和低位来的进位。、被加数和低位来的进位。（4）任何位相加都产生两个结果：本位和）任何位相加都产生两个结果：本位和向高位的进位。向高位的进位。加法器加法器1. 半加器半加器:实现最低位加运算的逻辑电路实现最低位加运算的逻辑电路.半加运算不考虑从低位来的进位半加运算不考虑从低位来的进位(1)逻辑转换逻辑转换A-加数；加数；B-被加数；被加数；S-本位和；本位和；C-进位。进位。ABCS1110真值表真值表加法器加法器(2)(2)列出真值表列出真值表S=AB+AB=A BC=ABABCS1110半加器半加器真值表真值表加法器加法器(3

3、) 逻辑表达式逻辑表达式S=AB+AB=A BC=AB(4) 画半加器逻辑电路图画半加器逻辑电路图A&1BSC半加器半加器ABSCABCSHA逻辑符号逻辑符号加法器加法器2、一位全加器、一位全加器 An-加数；加数；Bn-被加数；被加数；Cn-1-低位的进位；低位的进位；Sn-本位和；本位和；Cn-进位。进位。逻辑转换逻辑转换逻辑状态表逻辑状态表AnBnCn-1SnCn1111加法器加法器加法器（加法器（3

5、位本位和本位和本位加数本位加数 1AnBnCn-1SnCn CO CO加法器加法器讨论：由两个半加器可以构成一个一位全加器讨论：由两个半加器可以构成一个一位全加器An BnAn BnAn BnAn Bn Cn-1(An Bn) Cn-1An Bn +(An Bn) Cn-1全加器全加器AnBnCn-1FnCn3、多位全加器、多位全加器例：用例：用4个全加器构成一个个全加器构成一个4

6、S1S2S3S0A0B1A1B2A2B3A3BC例例：四位串行进位加法器：四位串行进位加法器结构简单，加数、被加数并行输入，和数并行输出；结构简单，加数、被加数并行输入，和数并行输出；各位全加器间的进位需串行传递，速度较慢。各位全加器间的进位需串行传递，速度较慢。串行进位加法器串行进位加法器并行进位加法器并行进位加法器特点特点加法器（加法器（6 6）例例：四位并行进位加法器：四位并行进位加法器isic1icisic1icisic1icisic1ic0S1S2S3S0A0B1A1B2A2B3A3BC进位进位电路电路进位进位电路电路进位进位电路电路 各位的进位输出信号只各位的进位输出信号只与两个相

7、加数有关，而与与两个相加数有关，而与低位进位信号无关。低位进位信号无关。并行加法器的进位产生与传递并行加法器的进位产生与传递 进位链的概念：进位链的概念：并行加法器中的每一个全加器都有一个并行加法器中的每一个全加器都有一个从低位送来的进位输入和一个传送给高从低位送来的进位输入和一个传送给高位的进位输出。我们把构成进位信号产位的进位输出。我们把构成进位信号产生和传递的逻辑网络称为生和传递的逻辑网络称为进位链进位链。 进位链上每一位的进位表达式为：进位链上每一位的进位表达式为： Ci=AiBi+(Ai

以上进位输出只与以上进位输出只与Gi、Pi以及最低进位以及最低进位C0有关，而且不依赖于其有关，而且不依赖于其低位进位低位进位Ci-1的输入，因此各级进位可以同时产生，形成的输入，因此各级进位可以同时产生，形成并行进位并行进位。串行进位的时间延迟串行进位的时间延迟FAFAFAC1C2Cn-1CnA1B1A2B2AnBnS1S2SnC0其中其中：C1=G1+P1C0 C2=G2+P2C1 Cn=Gn+PnCn-1 串行进位的并行加法器，总的延迟时间正比于字长，串行进位的并行加法器，总的延迟时间正比于字长，字

10、长越长，总延迟时间也越长。字长越长，总延迟时间也越长。 若一位进位需若一位进位需2ty时间，完成时间，完成n位进位就需要位进位就需要2nty. 要提高加法运算速度，必须改进进位方式。要提高加法运算速度，必须改进进位方式。 并行进位的特点并行进位的特点 并行进位的特点是各级进位信号同时形成，与并行进位的特点是各级进位信号同时形成，与字长无关，提高了整体运算速度字长无关，提高了整体运算速度 。并行进位又。并行进位又叫先行进位。叫先行进位。 最长延迟时间仅为最长延迟时间仅为2ty。 随着加法器位数的增加，随着加法器位数的增加，Ci的逻辑表达式会变的逻辑表达式会变得越来越长，输入变量会越来越多，电路结

11、构得越来越长，输入变量会越来越多，电路结构也会变得越来越复杂，导致电路实现也越来越也会变得越来越复杂，导致电路实现也越来越困难。困难。加法器（加法器（8 8）例例1：设计一位全减器，并利用全加器实现。：设计一位全减器，并利用全加器实现。全 减 器0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 00011iAiB1 -

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