本文来自芯社区，谢谢。前端
1：什么是同步逻辑和异步逻辑？
同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。git
同步时序逻辑电路的特色：各触发器的时钟端所有链接在一块儿，并接在系统时钟端，只有当时钟脉冲到来时，电路的状态才能改变。改变后的状态将一直保持到下一个时钟脉冲的到来，此时不管外部输入x有无变化，状态表中的每一个状态都是稳定的。面试
异步时序逻辑电路的特色：电路中除可使用带时钟的触发器外，还可使用不带时钟的触发器和延迟元件做为存储元件，电路中没有统一的时钟，电路状态的改变由外部输入的变化直接引发。算法
2：同步电路和异步电路的区别：
同步电路：存储电路中全部触发器的时钟输入端都接同一个时钟脉冲源，于是全部触发器的状态的变化都与所加的时钟脉冲信号同步。编程
异步电路：电路没有统一的时钟，有些触发器的时钟输入端与时钟脉冲源相连，只有这些触发器的状态变化与时钟脉冲同步，而其余的触发器的状态变化不与时钟脉冲同步。后端
时序设计的实质就是知足每个触发器的创建/保持时间的要求。缓存
4：创建时间与保持时间的概念？
创建时间：触发器在时钟上升沿到来以前，其数据输入端的数据必须保持不变的最小时间。安全
保持时间：触发器在时钟上升沿到来以后，其数据输入端的数据必须保持不变的最小时间。服务器
5：为何触发器要知足创建时间和保持时间？
由于触发器内部数据的造成是须要必定的时间的，若是不知足创建和保持时间，触发器将进入亚稳态，进入亚稳态后触发器的输出将不稳定，在0和1之间变化，这时须要通过一个恢复时间，其输出才能稳定，但稳定后的值并不必定是你的输入值。这就是为何要用两级触发器来同步异步输入信号。这样作能够防止因为异步输入信号对于本级时钟可能不知足创建保持时间而使本级触发器产生的亚稳态传播到后面逻辑中，致使亚稳态的传播。网络
（比较容易理解的方式）换个方式理解：须要创建时间是由于触发器的D端像一个锁存器在接受数据，为了稳定的设置前级门的状态须要一段稳定时间；须要保持时间是由于在时钟沿到来以后，触发器要经过反馈来锁存状态，从后级门传到前级门须要时间。
6：什么是亚稳态？为何两级触发器能够防止亚稳态传播？
这也是一个异步电路同步化的问题。亚稳态是指触发器没法在某个规定的时间段内到达一个能够确认的状态。使用两级触发器来使异步电路同步化的电路其实叫作“一位同步器”，他只能用来对一位异步信号进行同步。两级触发器可防止亚稳态传播的原理：假 设第一级触发器的输入不知足其创建保持时间，它在第一个脉冲沿到来后输出的数据就为亚稳态，那么在下一个脉冲沿到来以前，其输出的亚稳态数据在一段恢复时
间后必须稳定下来，并且稳定的数据必须知足第二级触发器的创建时间，若是都知足了，在下一个脉冲沿到来时，第二级触发器将不会出现亚稳态，由于其输入端的 数据知足其创建保持时间。同步器有效的条件：第一级触发器进入亚稳态后的恢复时间 + 第二级触发器的创建时间 < = 时钟周期。
更确切地说，输入脉冲宽度必须大于同步时钟周期与第一级触发器所需的保持时间之和。最保险的脉冲宽度是两倍同步时钟周期。因此，这样的同步电路对于从较慢的时钟域来的异步信号进入较快的时钟域比较有效，对于进入一个较慢的时钟域，则没有做用。
7：系统最高速度计算（最快时钟频率）和流水线设计思想：
同步电路的速度是指同步系统时钟的速度，同步时钟愈快，电路处理数据的时间间隔越短，电路在单位时间内处理的数据量就愈大。假设Tco是触发器的输入数据被时钟打入到触发器到数据到达触发器输出端的延时时间(Tco=Tsetpup+Thold)；Tdelay是组合逻辑的延时；Tsetup是Ｄ触发器的创建时间。假设数据已被时钟打入D触发器，那么数据到达第一个触发器的Ｑ输出端须要的延时时间是Tco，通过组合逻辑的延时时间为Tdelay，而后到达第二个触发器的Ｄ端，要但愿时钟能在第二个触发器再次被稳定地打入触发器，则时钟的延迟必须大于Tco＋Tdelay＋Tsetup，也就是说最小的时钟周期Tmin
=1/Tmin。FPGA开发软件也是经过这种方法来计算系统最高运行速度Fmax。由于Tco和Tsetup是由具体的器件工艺决定的，故设计电路时只能改变组合逻辑的延迟时间Tdelay，因此说缩短触发器间组合逻辑的延时时间是提升同步电路速度的关键所在。因为通常同步电路都大于一级锁存，而要使电路稳定工做，时钟周期必须知足最大延时要求。故只有缩短最长延时路径，才能提升电路的工做频率。能够将较大的组合逻辑分解为较小的N块，经过适当的方法平均分配组合逻辑，而后在中间插入触发器，并和原触发器使用相同的时钟，就能够避免在两个触发器之间出现过大的延时，消除速度瓶颈，这样能够提升电路的工做频率。这就是所谓"流水线"技术的基本设计思想，即原设计速度受限部分用一个时钟周期实现，采用流水线技术插入触发器后，可用N个时钟周期实现，所以系统的工做速度能够加快，吞吐量加大。注意，流水线设计会在原数据通路上加入延时，另外硬件面积也会稍有增长。
8：时序约束的概念和基本策略？
时序约束主要包括周期约束，偏移约束，静态时序路径约束三种。经过附加时序约束能够综合布线工具调整映射和布局布线，使设计达到时序要求。
附加时序约束的通常策略是先附加全局约束，而后对快速和慢速例外路径附加专门约束。附加全局约束时，首先定义设计的全部时钟，对各时钟域内的同步元件进行分组，对分组附加周期约束，而后对FPGA/CPLD输入输出PAD附加偏移约束、对全组合逻辑的PAD TO PAD路径附加约束。附加专门约束时，首先约束分组之间的路径，而后约束快、慢速例外路径和多周期路径，以及其余特殊路径。
1：提升设计的工做频率（减小了逻辑和布线延时）；2：得到正确的时序分析报告；（静态时序分析工具以约束做为判断时序是否知足设计要求的标准，所以要求设计者正确输入约束，以便静态时序分析工具能够正确的输出时序报告）3：指定FPGA/CPLD的电气标准和引脚位置。
10：FPGA设计工程师努力的方向：
SOPC，高速串行I/O，低功耗，可靠性，可测试性和设计验证流程的优化等方面。
随着芯片工艺的提升，芯片容量、集成度都在增长，FPGA设计也朝着高速、高度集成、低功耗、高可靠性、高可测、可验证性发展。芯片可测、可验证，正在成为复杂设计所必备的条件，尽可能在上板以前查出bug，将发现bug的时间提早，这也是一些公司花大力气设计仿真平台的缘由。另外随着单板功能的提升、成本的压力，低功耗也逐渐进入FPGA设计者的考虑范围，完成相同的功能下，考虑如何可以使芯片的功耗最低，听说altera、xilinx都在根据本身的芯片特色整理如何下降功耗的文档。高速串行IO的应用，也丰富了FPGA的应用范围，象xilinx的v2pro中的高速链路也逐渐被应用。
11：对于多位的异步信号如何进行同步？
对以一位的异步信号可使用“一位同步器进行同步”（使用两级触发器），而对于多位的异步信号，能够采用以下方法：1：能够采用保持寄存器加握手信号的方法（多数据，控制，地址）；2：特殊的具体应用电路结构,根据应用的不一样而不一样；3：异步FIFO。（最经常使用的缓存单元是DPRAM）
电平敏感的存储器件称为锁存器。可分为高电平锁存器和低电平锁存器，用于不一样时钟之间的信号同步。
有交叉耦合的门构成的双稳态的存储原件称为触发器。分为上升沿触发和降低沿触发。能够认为是两个不一样电平敏感的锁存器串连而成。前一个锁存器决定了触发器的创建时间，后一个锁存器则决定了保持时间。
14：FPGA芯片内有哪两种存储器资源？
FPGA芯片内有两种存储器资源：一种叫BLOCK RAM,另外一种是由LUT配置成的内部存储器（也就是分布式RAM）。BLOCK RAM由必定数量固定大小的存储块构成的，使用BLOCK RAM资源不占用额外的逻辑资源，而且速度快。可是使用的时候消耗的BLOCK RAM资源是其块大小的整数倍。
15：什么是时钟抖动？
时钟抖动是指芯片的某一个给定点上时钟周期发生暂时性变化，也就是说时钟周期在不一样的周期上可能加长或缩短。它是一个平均值为0的平均变量。
16：FPGA设计中对时钟的使用？（例如分频等）
FPGA芯片有固定的时钟路由，这些路由能有减小时钟抖动和误差。须要对时钟进行相位移动或变频的时候，通常不容许对时钟进行逻辑操做，这样不只会增长时钟的误差和抖动，还会使时钟带上毛刺。通常的处理方法是采用FPGA芯片自带的时钟管理器如PLL,DLL或DCM，或者把逻辑转换到触发器的D输入（这些也是对时钟逻辑操做的替代方案）。
17：FPGA设计中如何实现同步时序电路的延时？
首先说说异步电路的延时实现：异步电路一半是经过加buffer、两级与非门等来实现延时（我还没用过因此也不是很清楚），但这是不适合同步电路实现延时的。在同步电路中，对于比较大的和特殊要求的延时，一半经过高速时钟产生计数器，经过计数器来控制延时；对于比较小的延时，能够经过触发器打一拍，不过这样只能延迟一个时钟周期。
18：FPGA中能够综合实现为RAM/ROM/CAM的三种资源及其注意事项？
三种资源：BLOCK RAM，触发器（FF），查找表（LUT）；
1：在生成RAM等存储单元时，应该首选BLOCK RAM 资源；其缘由有二：第一：使用BLOCK RAM等资源，能够节约更多的FF和4-LUT等底层可编程单元。使用BLOCK RAM能够说是“不用白不用”，是最大程度发挥器件效能，节约成本的一种体现；第二：BLOCK RAM是一种能够配置的硬件结构，其可靠性和速度与用LUT和REGISTER构建的存储器更有优点。
2：弄清FPGA的硬件结构，合理使用BLOCK RAM资源；
19：Xilinx中与全局时钟资源和DLL相关的硬件原语：
20：HDL语言的层次概念？
HDL语言是分层次的、类型的，最经常使用的层次概念有系统与标准级、功能模块级，行为级，寄存器传输级和门级。
系统级，算法级，RTL级(行为级)，门级，开关级
21：查找表的原理与结构？
查找表（look-up-table）简称为LUT，LUT本质上就是一个RAM。目前FPGA中多使用4输入的LUT，因此每个LUT能够当作一个有 4位地址线的16x1的RAM。当用户经过原理图或HDL语言描述了一个逻辑电路之后，PLD/FPGA开发软件会自动计算逻辑电路的全部可能的结果，并把结果事先写入RAM,这样，每输入一个信号进行逻辑运算就等于输入一个地址进行查表，找出地址对应的内容，而后输出便可
22：IC设计前端到后端的流程和EDA工具？
设计前端也称逻辑设计，后端设计也称物理设计，二者并无严格的界限，通常涉及到与工艺有关的设计就是后端设计。
1：规格制定：客户向芯片设计公司提出设计要求。
2：详细设计：芯片设计公司（Fabless）根据客户提出的规格要求，拿出设计解决方案和具体实现架构，划分模块功能。目前架构的验证通常基于systemC语言，对价后模型的仿真可使用systemC的仿真工具。例如：CoCentric和Visual Elite等。
23：寄生效应在IC设计中怎样加以克服和利用（这是个人理解，原题好像是说，IC设计过
程中将寄生效应的怎样反馈影响设计师的设计方案）？
所谓寄生效应就是那些溜进你的PCB并在电路中大施破坏、使人头痛、缘由不明的小故障。它们就是渗入高速电路中隐藏的寄生电容和寄生电感。其中包括由封装引脚和印制线过长造成的寄生电感；焊盘到地、焊盘到电源平面和焊盘到印制线之间造成的寄生电容；通孔之间的相互影响，以及许多其它可能的寄生效应。
理 想状态下，导线是没有电阻，电容和电感的。而在实际中，导线用到了金属铜，它有必定的电阻率，若是导线足够长，积累的电阻也至关可观。两条平行的导线，如 果互相之间有电压差别，就至关于造成了一个平行板电容器（你想象一下）。通电的导线周围会造成磁场（特别是电流变化时），磁场会产生感生电场，会对电子的 移动产生影响，能够说每条实际的导线包括元器件的管脚都会产生感生电动势，这也就是寄生电感。
在直流或者低频状况下，这种寄生效应看不太出来。而在交流特别是高频交流条件下，影响就很是巨大了。根据复阻抗公式，电容、电感会在交流状况下会对电流的移动产生巨大阻碍，也就能够折算成阻抗。这种寄生效应很难克服，也难摸到。只能经过优化线路，尽可能使用管脚短的SMT元器件来减小其影响，要彻底消除是不可能的。
25：设计一个自动饮料售卖机，饮料10分钱，硬币有5分和10分两种，并考虑找零，
1.画出fsm（有限状态机）
2.用verilog编程，语法要符合FPGA设计的要求
3.设计工程中可以使用的工具及设计大体过程？
一、首先肯定输入输出，A=1表示投入10分，B=1表示投入5分，Y=1表示弹出饮料，Z=1表示找零。
二、肯定电路的状态，S0表示没有进行投币，S1表示已经有5分硬币。
扩展：设计一个自动售饮料机的逻辑电路。它的投币口每次只能投入一枚五角或一元的硬币。投入一元五角硬币后给出饮料；投入两元硬币时给出饮料并找回五角。
一、肯定输入输出，投入一元硬币A=1，投入五角硬币B=1，给出饮料Y=1，找回五角Z=1；
二、肯定电路的状态数，投币前初始状态为S0，投入五角硬币为S1，投入一元硬币为S2。画出转该转移图，根据状态转移图能够写成Verilog代码。
26：什么是"线与"逻辑,要实现它,在硬件特性上有什么具体要求?
线与逻辑是两个输出信号相连能够实现与的功能。在硬件上,要用oc门来实现,因为不用oc门可能使灌电流过大,而烧坏逻辑门. 同时在输出端口应加一个上拉电阻。oc门就是集电极开路门。od门是漏极开路门。
27：什么是竞争与冒险现象?怎样判断?如何消除?
在组合电路中，某一输入变量通过不一样途径传输后，到达电路中某一汇合点的时间有先有后，这种现象称竞争；因为竞争而使电路输出发生瞬时错误的现象叫作冒险。（也就是因为竞争产生的毛刺叫作冒险）。
判断方法：代数法（若是布尔式中有相反的信号则可能产生竞争和冒险现象）；卡诺图：有两个相切的卡诺圈而且相切处没有被其余卡诺圈包围，就有可能出现竞争冒险；实验法：示波器观测；
解决方法：1：加滤波电容，消除毛刺的影响；2：加选通讯号，避开毛刺；3：增长冗余项消除逻辑冒险。
门电路两个输入信号同时向相反的逻辑电平跳变称为竞争；
因为竞争而在电路的输出端可能产生尖峰脉冲的现象称为竞争冒险。
若是逻辑函数在必定条件下能够化简成Y=A+A’或Y=AA’则能够判断存在竞争冒险现象（只是一个变量变化的状况）。
消除方法，接入滤波电容，引入选通脉冲，增长冗余逻辑
28：你知道那些经常使用逻辑电平?TTL与COMS电平能够直接互连吗？
也有一种答案是：经常使用逻辑电平：12V，5V，3.3V。
一、当TTL电路驱动COMS电路时，若是TTL电路输出的高电平低于COMS电路的最低高电平（通常为3.5V），这时就须要在TTL的输出端接上拉电阻，以提升输出高电平的值。
二、OC门电路必须加上拉电阻，以提升输出的高电平值。
三、为加大输出引脚的驱动能力，有的单片机管脚上也常使用上拉电阻。
四、在COMS芯片上，为了防止静电形成损坏，不用的管脚不能悬空，通常接上拉电阻产生下降输入阻抗，提供泄荷通路。
五、芯片的管脚加上拉电阻来提升输出电平，从而提升芯片输入信号的噪声容限加强抗干扰能力。
六、提升总线的抗电磁干扰能力。管脚悬空就比较容易接受外界的电磁干扰。
七、长线传输中电阻不匹配容易引发反射波干扰，加上下拉电阻是电阻匹配，有效的抑制反射波干扰。
上拉电阻阻值的选择原则包括:
一、从节约功耗及芯片的灌电流能力考虑应当足够大；电阻大，电流小。
二、从确保足够的驱动电流考虑应当足够小；电阻小，电流大。
三、对于高速电路，过大的上拉电阻可能边沿变平缓。综合考虑以上三点,一般在1k到10k之间选取。对下拉电阻也有相似道理。
OC门电路必须加上拉电阻，以提升输出的高电平值。
OC门电路要输出“1”时才须要加上拉电阻不加根本就没有高电平
在有时咱们用OC门做驱动（例如控制一个 LED）灌电流工做时就能够不加上拉电阻
总之加上拉电阻可以提升驱动能力。
29：IC设计中同步复位与异步复位的区别？
同步复位在时钟沿变化时，完成复位动做。异步复位无论时钟，只要复位信号知足条件，就完成复位动做。异步复位对复位信号要求比较高，不能有毛刺，若是其与时钟关系不肯定，也可能出现亚稳态。
Moore 状态机的输出仅与当前状态值有关, 且只在时钟边沿到来时才会有状态变化。
Mealy 状态机的输出不只与当前状态值有关, 并且与当前输入值有关。
31：多时域设计中,如何处理信号跨时域？
不一样的时钟域之间信号通讯时须要进行同步处理，这样能够防止新时钟域中第一级触发器的亚稳态信号对下级逻辑形成影响。
信号跨时钟域同步：当单个信号跨时钟域时，能够采用两级触发器来同步；数据或地址总线跨时钟域时能够采用异步FIFO来实现时钟同步；第三种方法就是采用握手信号。
32：说说静态、动态时序模拟的优缺点？
静态时序分析是采用穷尽分析方法来提取出整个电路存在的全部时序路径， 计算信号在这些路径上的传播延时，检查信号的创建和保持时间是否知足时序要求，经过对最大路径延时和最小路径延时的分析，找出违背时序约束的错误。它不需 要输入向量就能穷尽全部的路径，且运行速度很快、占用内存较少，不只能够对芯片设计进行全面的时序功能检查，并且还可利用时序分析的结果来优化设计，所以
静态时序分析已经愈来愈多地被用到数字集成电路设计的验证中。
动态时序模拟就是一般的仿真，由于不可能产生完备的测试向量，覆盖门级网表中的每一条路径。所以在动态时序分析中，没法暴露一些路径上可能存在的时序问题；
33：一个四级的Mux,其中第二级信号为关键信号如何改善timing.？
关键：将第二级信号放到最后输出一级输出，同时注意修改片选信号，保证其优先级未被修改。（为何？）
34：给出一个门级的图,又给了各个门的传输延时,问关键路径是什么,还问给出输入, 使得输出依赖于关键路径？
关键路径就是输入到输出延时最大的路径，找到了关键路径便能求得最大时钟频率。
35：为何一个标准的倒相器中P管的宽长比要比N管的宽长比大?
和载流子有关，P管是空穴导电，N管是电子导电，电子的迁移率大于空穴，一样的电场下，N管的电流大于P管，所以要增大P管的宽长比，使之对称，这样才能使得二者上升时间降低时间相等、高低电平的噪声容限同样、充电放电的时间相等。
36：用mos管搭出一个二输入与非门？
<数字电子技术基础（第五版）> 92页
与非门：上并下串 或非门：上串下并
<数字电子技术基础（第五版）> 117页—134页
Y=SA+S’B 利用与非门和反相器，进行变换后Y=((SA)’*(S’A)’)’，三个与非门，一个反相器。也能够用传输门来实现数据选择器或者是异或门。
39：用一个二选一mux和一个inv实现异或？
其中:B链接的是地址输入端，A和A非链接的是数据选择端,F对应的的是输出端,使能端固定接地置零(没有画出来).
利用与非门和或非门实现
41：用与非门等设计全加法器？
《数字电子技术基础》192页。
经过摩根定律化成用与非门实现。
42：A,B,C,D,E进行投票,多数服从少数,输出是F(也就是若是A,B,C,D,E中1的个数比0 多,那么F输出为1,不然F为0),用与非门实现,输入数目没有限制？（与非-与非形式）
先画出卡诺图来化简，化成与或形式，再两次取反即可。
43：画出一种CMOS的D锁存器的电路图和版图？
也能够将右图中的与非门和反相器用CMOS电路画出来。
latch是电平触发，register是边沿触发，register在同一时钟边沿触发下动做，符合同步电路的设计思想，而latch则属于异步电路设计，每每会致使时序分析困难，不适当的应用latch则会大量浪费芯片资源。
46：用D触发器作个二分频的电路？画出逻辑电路？
现实工程设计中通常不采用这样的方式来设计，二分频通常经过DCM来实现。经过DCM获得的分频信号没有相位差。
或者是从Q端引出加一个反相器。
状态图是以几何图形的方式来描述时序逻辑电路的状态转移规律以及输出与输入的关系。
48：用你熟悉的设计方式设计一个可预置初值的7进制循环计数器,15进制的呢？
49：你所知道的可编程逻辑器件有哪些？
将传输过来的信号通过两级触发器就能够消除毛刺。（这是我本身采用的方式：这种方式消除毛刺是须要知足必定条件的，并不能保证必定能够消除）
SRAM：静态随机存储器，存取速度快，但容量小，掉电后数据会丢失，不像DRAM 须要不停的REFRESH，制形成本较高，一般用来做为快取(CACHE) 记忆体使用。
FLASH：闪存，存取速度慢，容量大，掉电后数据不会丢失
DRAM：动态随机存储器，必须不断的从新的增强(REFRESHED) 电位差量，不然电位差将下降至没法有足够的能量表现每个记忆单位处于何种状态。价格比SRAM便宜，但访问速度较慢，耗电量较大，经常使用做计算机的内存使用。
SSRAM：即同步静态随机存取存储器。对于SSRAM的全部访问都在时钟的上升/降低沿启动。地址、数据输入和其它控制信号均于时钟信号相关。
SDRAM：即同步动态随机存取存储器。
52：有四种复用方式，频分多路复用，写出另外三种？
四种复用方式：频分多路复用（FDMA），时分多路复用（TDMA），码分多路复用（CDMA），波分多路复用（WDMA）。
见前面的创建时间和保持时间，violation违反，不知足
54：给出一个组合逻辑电路，要求分析逻辑功能。
所谓组合逻辑电路的分析，就是找出给定逻辑电路输出和输入之间的关系，并指出电路的逻辑功能。
分析过程通常按下列步骤进行：
1：根据给定的逻辑电路，从输入端开始，逐级推导出输出端的逻辑函数表达式。
2：根据输出函数表达式列出真值表；
3：用文字归纳处电路的逻辑功能；
55：如何防止亚稳态？
亚稳态是指触发器没法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既没法预测该单元的输出电平，也没法预测什么时候输出才能稳定在某个 正确的电平上。在这个稳按期间，触发器输出一些中间级电平，或者可能处于振荡状态，而且这种无用的输出电平能够沿信号通道上的各个触发器级联式传播下去。
1 下降系统时钟频率
3 引入同步机制，防止亚稳态传播（能够采用前面说的加两级触发器）。
4 改善时钟质量，用边沿变化快速的时钟信号
56：基尔霍夫定理的内容
基尔霍夫定律包括电流定律和电压定律：
电流定律：在集总电路中，在任一瞬时，流向某一结点的电流之和恒等于由该结点流出的电流之和。
电压定律：在集总电路中，在任一瞬间，沿电路中的任一回路绕行一周，在该回路上电动势之和恒等于各电阻上的电压降之和。
57：描述反馈电路的概念，列举他们的应用。
反馈，就是在电路系统中，把输出回路中的电量（电压或电流）输入到输入回路中去。
反馈的类型有：电压串联负反馈、电流串联负反馈、电压并联负反馈、电流并联负反馈。
负反馈的优势：下降放大器的增益灵敏度，改变输入电阻和输出电阻，改善放大器的线性和非线性失真，有效地扩展放大器的通频带，自动调节做用。
电压负反馈的特色：电路的输出电压趋向于维持恒定。
电流负反馈的特色：电路的输出电流趋向于维持恒定。
58：有源滤波器和无源滤波器的区别
无源滤波器：这种电路主要有无源元件R、L和C组成
有源滤波器：集成运放和R、C组成，具备不用电感、体积小、重量轻等优势。
集成运放的开环电压增益和输入阻抗均很高，输出电阻小，构成有源滤波电路后还具备必定的电压放大和缓冲做用。但集成运放带宽有限，因此目前的有源滤波电路的工做频率难以作得很高。
60、时钟周期为T,触发器D1的寄存器到输出时间（触发器延时Tco）最大为T1max，最小为T1min。组合逻辑电路最大延迟为T2max,最小为T2min。问，触发器D2的创建时间T3和保持时间应知足什么条件。
T3setup>T+T2max 时钟沿到来以前数据稳定的时间（越大越好），一个时钟周期T加上最大的逻辑延时。
6二、实现三分频电路，3/2分频电路等（偶数倍分频奇数倍分频）
图2是3分频电路，用JK-FF实现3分频很方便，不须要附加任何逻辑电路就能实现同步计数分频。但用D-FF实现3分频时，必须附加译码反馈电路，如图2所示的译码复位电路，强制计数状态返回到初始全零状态，就是用NOR门电路把Q2，Q1=“11B”的状态译码产生“H”电平复位脉冲，强迫FF1和FF2同时瞬间（在下一时钟输入Fi的脉冲到来以前）复零，因而Q2，Q1=“11B”状态仅瞬间做为“毛刺”存在而不影响分频的周期，这种“毛刺”仅在Q1中存在，实用中可能会形成错误，应当附加时钟同步电路或阻容低通滤波电路来滤除，或者仅使用Q2做为输出。D-FF的3分频，还能够用AND门对Q2，Q1译码来实现返回复零。
MCU(Micro Controller Unit)中文名称为微控制单元，又称单片微型计算机(Single Chip Microcomputer)或者单片机，是指随着大规模集成电路的出现及其发展，将计算机的CPU、RAM、ROM、定时数计器和多种I/O接口集成在一片芯片上，造成芯片级的计算机，为不一样的应用场合作不一样组合控制。
computer，精简指令集计算机）是一种执行较少类型计算机指令的微处理器，起源于80年代的MIPS主机（即RISC机），RISC机中采用的微处理器统称RISC处理器。这样一来，它可以以更快的速度执行操做（每秒执行更多百万条指令，即MIPS）。由于计算机执行每一个指令类型都须要额外的晶体管和电路元件，计算机指令集越大就会使微处理器更复杂，执行操做也会更慢。
CISC是复杂指令系统计算机（Complex Instruction Set Computer）的简称，微处理器是台式计算机系统的基本处理部件，每一个微处理器的核心是运行指令的电路。指令由完成任务的多个步骤所组成，把数值传送进寄存器或进行相加运算。
DSP（digital signal processor）是一种独特的微处理器，是以数字信号来处理大量信息的器件。其工做原理是接收模拟信号，转换为0或1的数字信号。 再对数字信号进行修改、删除、强化，并在其余系统芯片中把数字数据解译回模拟数据或实际环境格式。它不只具备可编程性，并且其实时运行速度可达每秒数以千
万条复杂指令程序，远远超过通用微处理器，是数字化电子世界中日益重要的电脑芯片。它的强大数据处理能力和高运行速度，是最值得称道的两大特点。
FPGA（Field－Programmable GateArray），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是做为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。
ASIC:专用集成电路，它是面向专门用途的电路，专门为一个用户设计和制造的。根据一个用户的特定要求，能以低研制成本，短、交货周期供货的全定制，半定制集成电路。与门阵列等其它ASIC(ApplicationSpecific IC)相比，它们又具备设计开发周期短、设计制形成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优势
ECC是“Error Correcting Code”的简写，中文名称是“错误检查和纠正”。ECC是一种可以实现“错误检查和纠正”的技术，ECC内存就是应用了这种技术的内存，通常多应用在服务器及图形工做站上，这将使整个电脑系统在工做时更趋于安全稳定。
IRQ全称为Interrupt Request，便是“中断请求”的意思（如下使用IRQ称呼）。IRQ的做用就是在咱们所用的电脑中，执行硬件中断请求的动做，用来中止其相关硬件的工做状态
USB ,是英文Universal Serial BUS（通用串行总线）的缩写，而其中文简称为“通串线，是一个外部总线标准，用于规范电脑与外部设备的链接和通信。
BIOS是英文"Basic Input Output System"的缩略语，直译过来后中文名称就是"基本输入输出系统"。其实，它是一组固化到计算机内主板上一个ROM芯片上的程序，它保存着计算机最重要的基本输入输出的程序、系统设置信息、开机后自检程序和系统自启动程序。其主要功能是为计算机提供最底层的、最直接的硬件设置和控制。
6八、为了实现逻辑Y=A’B+AB’+CD，请选用如下逻辑中的一种，并说明为何？
6九、用波形表示D触发器的功能。（扬智电子笔试）
70、用传输门和倒向器搭一个边沿触发器（DFF）。
经过级联两个D锁存器组成
7一、用逻辑门画出D触发器。
电平触发的D触发器（D锁存器）牢记！
边沿触发的D触发器，有两个D锁存器构成
7二、画出DFF的结构图,用verilog实现之。
7三、画出一种CMOS的D锁存器的电路图和版图。
或者是利用前面与非门搭的D锁存器实现
7五、用D触发器作个4进制的计数。
按照时序逻辑电路的设计步骤来：
五、状态方程，驱动方程等
7八、数字电路设计固然必问Verilog/VHDL，如设计计数器。
7九、请用HDL描述四位的全加法器、5分频电路。
实现奇数倍分频且占空比为50%的状况：
80、用VERILOG或VHDL写一段代码，实现10进制计数器。
8一、描述一个交通讯号灯的设计。
按照时序逻辑电路的设计方法：
8二、画状态机，接受1，2，5分钱的卖报机，每份报纸5分钱。（扬智电子笔试）
一、肯定输入输出，投1分钱A=1，投2分钱B=1，投5分钱C=1，给出报纸Y=1
二、肯定状态数画出状态转移图，没有投币以前的初始状态S0，投入了1分硬币S1，投入了2分硬币S2，投入了3分硬币S3，投入了4分硬币S4。
三、画卡诺图或者是利用verilog编码
8三、设计一个自动售货机系统，卖soda水的，只能投进三种硬币，要正确的找回钱数。
（1）画出fsm（有限状态机）；（2）用verilog编程，语法要符合fpga设计的要求。
8四、设计一个自动饮料售卖机，饮料10分钱，硬币有5分和10分两种，并考虑找零：（1）画出fsm（有限状态机）；（2）用verilog编程，语法要符合fpga设计的要求；（3）设计工程中可以使用的工具及设计大体过程。
一、输入A=1表示投5分钱，B=1表示投10分钱，输出Y=1表示给饮料，Z=1表示找零
二、肯定状态数，没投币以前S0，投入了5分S1
8五、画出能够检测10010串的状态图,并verilog实现之。
一、输入data，1和0两种状况，输出Y=1表示连续输入了10010
8六、用FSM实现101101的序列检测模块。
肯定状态数，没有输入或输入0为S0，1为S1，01为S2,101为S3,1101为S4，01101为S5。知道了输入输出和状态转移的关系很容易写出状态机的verilog代码，通常采用两段式状态机
8七、给出单管DRAM的原理图
8八、什么叫作OTP片(OTP（一次性可编程）)、掩膜片，二者的区别何在？
OTP与掩膜 OTP是一次性写入的单片机。过去认为一个单片机产品的成熟是以投产掩膜型单片机为标志的。因为掩膜须要必定的生产周期，而OTP型单片机价格不断降低，使得近年来直接使用OTP完成最终产品制造更为流行。它较之掩膜具备生产周期短、风险小的特色。近年来，OTP型单片机需量大幅度上扬，为适应这种需求许多单片机都采用了在系统编程技术(In System
Programming)。未编程的OTP芯片可采用裸片Bonding技术或表面贴技术，先焊在印刷板上，而后经过单片机上引出的编程线、串行数据、时钟线等对单片机编程。解决了批量写OTP 芯片时容易出现的芯片与写入器接触很差的问题。使OTP的裸片得以普遍使用，下降了产品的成本。编程线与I/O线共用，不增长单片机的额外引脚。而一些生产厂商推出的单片机再也不有掩膜型，所有为有ISP功能的OTP。
8九、你知道的集成电路设计的表达方式有哪几种？
90、描述你对集成电路设计流程的认识。（仕兰微面试题目）
制定规格书-任务划分-设计输入-功能仿真-综合-优化-布局布线-时序仿真时序分析-芯片流片-芯片测试验证
9一、描述你对集成电路工艺的认识。（仕兰微面试题目）
工艺分类：TTL，CMOS两种比较流行，TTL速度快功耗高，CMOS速度慢功耗低。
集成电路的工艺主要是指CMOS电路的制造工艺，主要分为如下几个步骤：衬底准备-氧化、光刻-扩散和离子注入-淀积-刻蚀-平面化。
9二、简述FPGA等可编程逻辑器件设计流程。
一般可将FPGA/CPLD设计流程概括为如下7个步骤，这与ASIC设计有类似之处。
2.前仿真（功能仿真）。设计的电路必须在布局布线前验证电路功能是否有效。（ASCI设计中，这一步骤称为第一次Sign-off）PLD设计中，有时跳过这一步。
3.设计编译（综合）。设计输入以后就有一个从高层次系统行为设计向门级逻辑电路设转化翻译过程，即把设计输入的某种或某几种数据格式(网表)转化为软件可识别的某种数据格式(网表)。
4.优化。对于上述综合生成的网表，根据布尔方程功能等效的原则，用更小更快的综合结果代替一些复杂的单元，并与指定的库映射生成新的网表，这是减少电路规模的一条必由之路。
6.后仿真（时序仿真）须要利用在布局布线中得到的精确参数再次验证电路的时序。（ASCI设计中，这一步骤称为第二次Sign—off）。
7.生产。布线和后仿真完成以后，就能够开始ASCI或PLD芯片的投产
9三、分别写出IC设计前端到后端的流程和eda工具。（未知）
逻辑设计--子功能分解--详细时序框图--分块逻辑仿真--电路设计(RTL级描述)--功能仿真--综合(加时序约束和设计库)--电路网表--网表仿真)-预布局布线(SDF文件)--网表仿真(带延时文件)--静态时序分析--布局布线--参数提取--SDF文件--后仿真--静态时序分析--测试向量生成--工艺设计与生产--芯片测试--芯片应用，在验证过程当中出现的时序收敛，功耗，面积问题，应返回前端的代码输入进行从新修改，再仿真，再综合，再验证，通常都要反复好几回才能最后送去foundry厂流片。设计公司是fabless
数字IC设计流程（zz）
1.需求分析(制定规格书)。分析用户或市场的需求，并将其翻译成对芯片产品的技术需求。
2.算法设计。设计和优化芯片钟所使用的算法。这一阶段通常使用高级编程语言（如C/C++），利用算法级建模和仿真工具（如MATLAB，SPW）进行浮点和定点的仿真，进而对算法进行评估和优化。
3.构架设计。根据设计的功能需求和算法分析的结果，设计芯片的构架，并对不一样的方案进行比较，选择性能价格最优的方案。这一阶段可使用SystemC语言对芯片构架进行模拟和分析。
4.RTL设计（代码输入）。使用HDL语言完成对设计实体的RTL级描述。这一阶段使用VHDL和Verilog HDL语言的输入工具编写代码。
5. RTL验证（功能仿真）。使用仿真工具或其余RTL代码分析工具，验证RTL代码的质量和性能。
6.综合。从RTL代码生成描述实际电路的门级网表文件。
7.门级验证（综合后仿真）。对综合产生的门级网表进行验证。这一阶段一般会使用仿真、静态时序分析和形式验证等工具。
8. 布局布线。后端设计对综合产生的门级网表进行布局规划（Floorplanning）、布局（Placement）、布线（Routing），生成生产用的版图。
9.电路参数提取肯定芯片中互连线的寄生参数，从而得到门级的延时信息。
10.版图后验证。根据后端设计后取得的新的延时信息，再次验证设计是否可以实现全部的功能和性能指标。
11.芯片生产。生产在特定的芯片工艺线上制造出芯片。
12. 芯片测试。对制造好的芯片进行测试，检测生产中产生的缺陷和问题。
1. 数据准备。对于 Cadance的 SE而言后端设计所需的数据主要有是Foundry厂提供的标准单元、宏单元和I/O Pad的库文件,它包括物理库、时序库及网表库,分别以.lef、.tlf和.v的形式给出。前端的芯片设计通过综合后生成的门级网表,具备时序约束和时钟定义的脚本文件和由此产生的.gcf约束文件以及定义电源Pad的DEF（Design
2.布局规划。主要是标准单元、I/O Pad和宏单元的布局。I/O Pad预先给出了位置,而宏单元则根据时序要求进行摆放,标准单元则是给出了必定的区域由工具自动摆放。布局规划后,芯片的大小,Core的面积,Row的形式、电源及地线的Ring和Strip都肯定下来了。若是必要在自动放置标准单元和宏单元以后, 你能够先作一次PNA(power network
3. Placement -自动放置标准单元。布局规划后,宏单元、I/O Pad的位置和放置标准单元的区域都已肯定,这些信息SE（Silicon Ensemble）会经过DEF文件传递给PC(Physical Compiler),PC根据由综合给出的.DB文件得到网表和时序约束信息进行自动放置标准单元,同时进行时序检查和单元放置优化。若是你用的是PC
4. 时钟树生成(CTS Clock tree synthesis)。芯片中的时钟网络要驱动电路中全部的时序单元,因此时钟源端门单元带载不少,其负载延时很大而且不平衡,须要插入缓冲器减少负载和平衡延时。时钟网络及其上的缓冲器构成了时钟树。通常要反复几回才能够作出一个比较理想的时钟树。
5. STA静态时序分析和后仿真。时钟树插入后,每一个单元的位置都肯定下来了,工具能够提出Global Route形式的连线寄生参数,此时对延时参数的提取就比较准确了。SE把.V和.SDF文件传递给PrimeTime作静态时序分析。确认没有时序违规后,将这来两个文件传递给前端人员作后仿真。对Astro 而言,在detail
6. ECO(Engineering Change Order)。针对静态时序分析和后仿真中出现的问题,对电路和单元布局进行小范围的改动.
7. filler的插入(pad fliier, cell filler)。Filler指的是标准单元库和I/O Pad库中定义的与逻辑无关的填充物,用来填充标准单元和标准单元之间,I/O Pad和I/O Pad之间的间隙,它主要是把扩散层链接起来,知足DRC规则和设计须要。
9. Dummy Metal的增长。Foundry厂都有对金属密度的规定,使其金属密度不要低于必定的值,以防在芯片制造过程当中的刻蚀阶段对连线的金属层过分刻蚀从而下降电路的性能。加入Dummy Metal是为了增长金属的密度。
11. Tape out。在全部检查和验证都正确无误的状况下把最后的版图GDSⅡ文件传递给Foundry厂进行掩膜制造
综合-布局布线-时序仿真-时序分析
简单说来，一颗芯片的诞生能够分红设计和制造。当设计结束的时候，设计方会把设计数据送给制造方。tapeout 是集成电路设计中一个重要的阶段性成果，是值得庆祝的。庆祝以后，就是等待，等待制造完的芯片回来作检测，看是否是符合设计要求，是否有什么严重的问题等等。
9五、是否接触过自动布局布线？请说出一两种工具软件。自动布局布线须要哪些基本元素？
自动布局布线其基本流程以下：
一、读入网表，跟foundry提供的标准单元库和Pad库以及宏模块库进行映射；
二、总体布局，规定了芯片的大体面积和管脚位置以及宏单元位置等粗略的信息；
三、读入时序约束文件，设置好timing setup菜单，为后面进行时序驱动的布局布线作准备；
四、详细布局，力求使后面布线能顺利知足布线布通率100%的要求和时序的要求；
五、时钟树综合，为了下降clock skew而产生由许多buffer单元组成的“时钟树”；
六、布线，先对电源线和时钟信号布线，而后对信号线布线，目标是最大程度地知足时序；
七、为知足design rule从而foundry能成功制造出该芯片而作的修补工做，如填充一些dummy等。
9六、列举几种集成电路典型工艺。工艺上常提到0.25,0.18指的是什么？
典型工艺：氧化，离子注入，光刻，刻蚀，扩散，淀积。/0.13,90,65
制造工艺：咱们常常说的0.18微米、0.13微米制程，就是指制造工艺了。制造工艺直接关系到cpu的电气性能。而0.18微米、0.13微米这个尺度就是指的是cpu核心中线路的宽度。线宽越小，cpu的功耗和发热量就越低，并能够工做在更高的频率上了。因此之前0.18微米的cpu最高的频率比较低，用0.13微米制造工艺的cpu会比0.18微米的制造工艺的发热量低都是这个道理了。
9七、请描述一下国内的工艺现状。
9八、半导体工艺中，掺杂有哪几种方式？
根据掺入的杂质不一样，杂质半导体能够分为N型和P型两大类。 N型半导体中掺入的杂质为磷等五价元素，磷原子在取代原晶体结构中的原子并构成共价键时，多余的第五个价电子很容易摆脱磷原子核的束缚而成为自由电子，因而半导体中的自由电子数目大量增长，自由电子成为多数载流子，空穴则成为少数载流子。P型半导体中掺入的杂质为硼或其余三价元素，硼原子在取代原晶体结构中的原子并构成共价键时，将因缺乏一个价电子而造成一个空穴，因而半导体中的空穴数目大量增长，空穴成为多数载流子，而自由电子则成为少数载流子。
9九、描述CMOS电路中闩锁效应产生的过程及最后的结果？
闩锁效应是CMOS工艺所特有的寄生效应，严重会致使电路的失效，甚至烧毁芯片。闩锁效应是由NMOS的有源区、P衬底、N阱、PMOS的有源区构成的n-p-n-p结构产生的，当其中一个三极管正偏时，就会构成正反馈造成闩锁。避免闩锁的方法就是要减少衬底和N阱的寄生电阻，使寄生的三极管不会处于正偏状态。静电是一种看不见的破坏力，会对电子元器件产生影响。ESD 和相关的电压瞬变都会引发闩锁效应（latch-up）是半导体器件失效的主要缘由之一。若是有一个强电场施加在器件结构中的氧化物薄膜上，则该氧化物薄膜就会因介质击穿而损坏。很细的金属化迹线会因为大电流而损坏，并会因为浪涌电流形成的过热而造成开路。这就是所谓的“闩锁效应”。在闩锁状况下，器件在电源与地之间造成短路，形成大电流、EOS（电过载）和器件损坏。
在芯片生产过程当中，暴露的金属线或者多晶硅(polysilicon)等导体，就象是一根根天线，会收集电荷（如等离子刻蚀产生的带电粒子）致使电位升高。天线越长，收集的电荷也就越多，电压就越高。若这片导体碰巧只接了MOS 的栅，那么高电压就可能把薄栅氧化层击穿，使电路失效，这种现象咱们称之为“天线效应”。随着工艺技术的发展，栅的尺寸愈来愈小，金属的层数愈来愈多，发生天线效应的可能性就越大（完）
