导致耗流量高于预期值的一个问題是打开输入为了防止打开输入，请对未使用的 I/O 引脚使用以下解决方案之一：
- 将未使用的 I/O 切换到输出模式
- 将未使用的输入连接到 VCC 或 VSS
- 通过電阻器将未使用的输入连接到 VCC 或 VSS 将未使用的引脚 Test/Vpp 连接到 VSS (GND) 是一种很好的设计实践如果将引脚 Test/Vpp 路由到 JTAG 连接器以进行调试，则外部下拉电阻器將提高 EMI/EMC 性能
3. 如果 GPIO 有被电路拉高或拉低, 逆势而为通常会比较耗电.
举一个工程师常犯错的例子, 硬件工程师常常会忽略有些 CPU PIN引脚的状态会影响耗电流. 假设硬件工程师选了一根 CPU 的 GPIO port 当做切换某个装置的电源开关, 并定义低电位是切掉电源, 高电位是开启电源, 这样的设计乍看之下没有问题, 洳果用来控制电源开关的这根 PIN 引脚的特性是维持低电位时较耗电(比如这根 PIN 在 CPU 内部有上拉电阻, 要把被拉高的电位维持在低电位, 当然需要更多嘚电), 那么为了关掉这个外部装置的电源, 结果却使CPU 用了较多的电.
参考: 现代嵌入式系统开发专案实务. 邱毅凌编著.
