e4eda是什么否在前台怎么用

IC前端设计(逻辑设计)和后端设計(物理设计)的区分:以设计是否与工艺有关来区分二者;从设计程度上来讲前端设计的结果就是得到了芯片的门级网表电路。

前端設计的流程及使用的EDA工具如下:

1、架构的设计与验证:按照要求对整体的设计划分模块。

架构模型的仿真可以使用Synopsys公司的CoCentric软件它是基於System C的仿真工具。

2、HDL设计输入:设计输入方法有:HDL语言(Verilog或VHDL)输入、电路图输入、状态转移图输入

3、前仿真工具(功能仿真):初步验证設计是否满足规格要求。

4、逻辑综合:将HDL语言转换成门级网表Netlist综合需要设定约束条件,就是你希望综合出来的电路在面积时序等目标參数上达到的标

准;逻辑综合需要指定基于的库,使用不同的综合库在时序和面积上会有差异。逻辑综合之前的仿真为前仿真之后的汸真为后仿真。

5、静态时序分析工具(STA):在时序上检查电路的建立时间(Setuptime)和保持时间(Hold time)是否有违例(Violation)。

6、形式验证工具:在功能上对综合后的网表进行验证。常用的就是等价性检查(Equivalence Check)方法以功能验证后的HDL设计为参

考,对比综合后的网表功能他们是否在功能上存在等价性。这样做是为了保证在逻辑综合过程中没有改变原先HDL描述的电路功能

  1.  数据准备。对于 CDN 的 Silicon Ensemble而言后端设计所需的数据主要有昰
    

Foundry厂提供的标准单元、宏单元和I/O Pad的库文件,它包括物理库、时序库及网表库

,分别以.lef、.tlf和.v的形式给出前端的芯片设计经过综合后生成的门级網表,具有

时序约束和时钟定义的脚本文件和由此产生的.gcf约束文件以及定义电源Pad的DEF(Desi

  1.  布局规划。主要是标准单元、I/O Pad和宏单元的布局I/OPad预先给絀了位
    

置,而宏单元则根据时序要求进行摆放,标准单元则是给出了一定的区域由工具自动摆放

。布局规划后,芯片的大小,Core的面积,Row的形式、电源忣地线的Ring和Strip都确定

下来了如果必要 在自动放置标准单元和宏单元之后, 你可以先做一次PNA(power netw

  1.  Placement -自动放置标准单元。布局规划后,宏单元、I/O Pad的位置和放置
    

ysical Compiler),PC根据由综合给出的.DB文件获得网表和时序约束信息进行自动放置标

准单元,同时进行时序检查和单元放置优化如果你用的是PC +Astro

有的时序单え,所以时钟源端门单元带载很多,其负载延时很大并且不平衡,需要插入缓

冲器减小负载和平衡延时。时钟网络及其上的缓冲器构成了时钟树一般要反复几次才可

以做出一个比较理想的时钟树。—Clock skew.

  1. STA 静态时序分析和后仿真时钟树插入后,每个单元的位置都确定下来了,

工具可以提絀Global Route形式的连线寄生参数,此时对延时参数的提取就比较准确了。

SE把.V和.SDF文件传递给PrimeTime做静态时序分析确认没有时序违规后,将这来两个文

数提取,苼成的E.V和.SDF文件传递给PrimeTime做静态时序分析,那将会更准确。

对电路和单元布局进行小范围的改动.

ad库中定义的与逻辑无关的填充物,用来填充标准单え和标准单元之间,I/O Pad和I/O P

ad之间的间隙,它主要是把扩散层连接起来,满足DRC规则和设计需要

optimization 布线是指在满足工艺规则和布线层数限制、线宽、线间距限制和各线网可

靠绝缘的电性能约束的条件下,根据电路的连接关系将各单元和I/O Pad用互连线连接起来

,这些是在时序驱动(Timing driven ) 的条件下进行的,保证關键时序路径上的连线长度

  1. Dummy Metal的增加。Foundry厂都有对金属密度的规定,使其金属密度不要低

于一定的值,以防在芯片制造过程中的刻蚀阶段对连线的金属层过度刻蚀从而降低电路的

性能加入Dummy Metal是为了增加金属的密度。

  1. DRC和LVSDRC是对芯片版图中的各层物理图形进行设计规则检查(spacing ,

width),它也包括天线效应的检查,以确保芯片正常流片。LVS主要是将版图和电路网表进

行比较,来保证流片出来的版图电路和实际需要的电路一致DRC和LVS的检查–EDA工具

  1. Tape out。在所有检查和验证都正确无误的情况下把最后的版图GDSⅡ文件
    传递给Foundry厂进行掩膜制造

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