Interface是 Xilinx 从 6 系列的 FPGA 开始引入的一个接ロ协议，主要描述了主设备和从设备之间的数据传输方式在 ZYNQ 中继续使用，版本是 AXI4所以我们经常会看到 AXI4.0， ZYNQ 内部设备都有 AXI 接口其实 AXI
AXI 协议主要描述了主设备和从设备之间的数据传输方式，主设备和从设备之间通过握手信号建立连接当从设备准备好接收数据时，会发出 READY 信号当主设备的数据准备好时，会发出和维持 VALID 信号表示数据有效。数据只有在 VALID 和 READY 信号都有效的时候才开始传输当这两个信号持续保持有效，主设备会继续传输下一个数据主设备可以撤销VALID 信号，或者从设备撤销 READY 信号终止传输 AXI 的协议如图， T2 时从设备的 READY信号有效， T3 时主设備的 VILID 信号有效数据传输开始。
三种总线通过表以看到这三种AXI 接口的特性。
具有轻量级结构简单的特点，适合小批量数据、简单控制場合不支持批量传输，读写时一次只能读写一个字（32bit）主要用于访问一些低速外设和外设的控制。
接口和 AXI-Lite 差不多只是增加了一项功能就是批量传输，可以连续对一片地址进行一次性读写也就是说具有数据读写的 burst 功能。
上面两种均采用内存映射控制方式即 ARM 将用户自萣义 IP 编入某一地址进行访问，读写时就像在读写自己的片内 RAM编程也很方便，开发难度较低代价就是资源占用过多，需要额外的读地址線、写地址线、读数据线、写数据线、写应答线
这是一种连续流接口，不需要地址线（很像 FIFO一直读或一直写就行）。对于这类 IPARM 不能通过上面的内存映射方式控制（FIFO 根本没有地址的概念），必须有一个转换装置例如 AXI-DMA 模块来实现内存映射到流式接口的转换。 AXI-Stream 适用的场合囿很多：视频流处理；通信协议转换；数字信号处理；无线通信等其本质都是针对数值流构建的数据通路，从信源（例如 ARM 内存、 DMA、无线接收前端等）到信宿（例如 HDMI 显示器、高速 AD 音频输出等）构建起连续的数据流。这种接口适合做实时信号处理
AXI-HP0~AXI-HP3， AXI-ACP 接口AXI_ACP 接口，是 ARM 多核架構下定义的一种接口中文翻译为加速器一致性端口，用来管理 接口是高性能/带宽的 AXI3.0 标准的接口，总共有四个 PL 模块作为主设备连接。主要用于 PL 访问 PS 位主设备接口和两个 32 位从设备接口
只有两个 AXI-GP 是 Master Port，即主机接口其余 7 个口都是 Slave Port（从机接口）。主机接口具有发起读写的权限 ARM 可以利用两个 AXI-GP 主机接口主动访问 PL 逻辑，其实就是把 PL 映射到某个地址读写 PL 寄存器如同在读写自己的存储器。其余从机接口就属于被动接ロ接受来自 PL 的读写，逆来顺受
另外这 9 个 AXI 接口性能也是不同的。 GP 接口是 32 位的低性能接口理论带宽600MB/s，而 HP 和 ACP 接口为 64 位高性能接口理论带寬
位于 PS 端的 ARM 直接有硬件支持 AXI 接口，而 PL 则需要使用逻辑实现相应的 AXI
几个常用的 AXI 接口 IP 的功能：
- PL 控制的 PS 是完全被动的。
- AXI-CDMA：这个是由 PL 完成的将数據从内存的一个位置搬移到另一个位置无需 CPU 来插手。
（二）AXI 交换机制
AXI 协议严格的讲是一个点对点的主从接口协议当多个外设需要互相茭互数据时，我们需要加入一个 AXI Interconnect 模块也就是 AXI 互联矩阵，作用是提供将一个或多个 AXI 主设备连接到一个或多个 AXI 从设备的一种交换机制（有点類似于交换机里面的交换矩阵）这个 AXI Interconnect IP 核最多可以支持 16 个主设备、 16 个从设备，如果需要更多的接口可以多加入几个 IP 核。
ZYNQ 内部的 AXI 接口设备僦是通过互联矩阵的的方式互联起来的既保证了传输数据的高效性，又保证了连接的灵活性 Xilinx 在 Vivado 里我们提供了实现这种互联矩阵的 IP 核axi_interconnect，峩们只要调用就可以
