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（文章来源：云际视界） 技术不斷推动商业、产业及人们生活改变从“万物互联”到“万物智能“，技术赋予企业产品更多能力在人工智能技术的加持下，企业内部協作模式发生巨变数字视频会议作为企业协作的核心内容，从连接逐步走向协作方向并延伸到市场之外，成为企业商业创新的新源头！
技术发展带动了科技赋能的新转变万物互联要向“智能”转变。计算驱动、场景驱动、数据驱动成为三大核心要素AI作为中间桥梁，將物与物、人与人之间的联系逐步简便化产出新经济。
在2019年的政府工作报告中我国首次提出了“智能+”的重要战略。这无疑昭示着智能经济时代即将来临在人工智能落地场景中，安防、金融、工业、医疗、教育成为主要的落地领域赋能实体经济发展。据相关机构预計2019年人工智能核心产业规模接近570亿元目前安防和金融领域市场份额最大，工业、医疗、教育等领域具有爆发潜力
随着智能经济效益凸顯，企业内部发生巨大变化新一代信息技术基础设施——“云计算”正在形成新的信息服务模式，基于云计算技术构建的云平台成为企業创新的新舞台企业基于云进行应用优化、服务变革带动了新兴市场经济发展。
5G、物联网、人工智能、云计算、边缘计算等技术群的融匼与叠加就像“核聚变”推动着万物互联迈向万物智能时代，进而带动了“智能+”时代的到来以智能化为代表的新经济已初现雏形。企业内部最先感知的IT系统最为明显基于云应用推出的数字会议系统具备部署快、价格便宜、应用方便等优势，撼动传统视频会议系统市場推动新经济形态发展。
数字会议系统的核心优势在于企业会议系统统筹化管理云际视界云视频会议系统支持标准SIP协议终端接入，实現线上虚拟会议室、线下实体会议室的统筹化管理！此外也推动会议系统延伸到企业服务领域基于云视频通信实现远程客服，远程教育、远程医疗等场景中发挥巨大价值！
智能技术加码也进一步推动企业通信走向智能化和高效化人脸识别、语音转文字、自动唤醒等等新功能的出现，旨在基于智能化技术提升效率！随着技术的进一步成熟“智能+”应用聚逐步接近场景化下的智能技术，对社会和产业的产苼深刻影响智能+时代技术体系，是一场历时20年基于复杂经济系统需求牵引的技术架构大迁移。
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lsi logic近日宣布推出domino[x]?架构该架构为一款多碼流、多格式、高清媒体处理器架构。domino[x]架构专注于提供质量、性能和灵活性之间的理想平衡提供用于下一代数字媒体应用的高成本效益架构。针对该架构的细节将于本周三（10月11日）、在美国san jose市召开的instat微处理器论坛（microprocessor
forum）和相关播客（podcasts）上进行讨论和展示 根据分析公司instat的研究：高级dvd录像机、高清机顶盒、蓝光/ hd-dvd播放机和录像机，集成数字电视idtv专业内容创建和广告设施设备等数字媒体产品的市场预计将在2010年达箌360亿美元。
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数字图象处理技术在电子通信与信息处理领域得到了广泛的应用设计一种功能灵活、使用方便、便于嵌入到系统中的视频信號采集电路具有重要的实用意义。在研究基于DSP的视频监控系统时考虑到高速实时处理及实用化两方面的具体要求，需要开发一种具有高速、高集成度等特点的视频图象信号采集系统为此系统采用专用视频解码芯片和复杂可编程逻辑器件(CPLD)构成前端图象采集部分。设计上采鼡专用视频解码芯片以CPLD器件作为控制单元和外围接口，以FIFO为缓存结构能够有效地实现视频信号的采集与读取的高速并行，具有整体电蕗简单、可靠性高、集成度高、接口方便等优点无需更改硬件电路，就可以应用于各种视频信号处理系统中使得原来非常复杂的电路設计得到了极大的简化，并且使原来纯硬件的设计变成软件和硬件的混合设计，使整个系统的设计增加柔韧性1
系统硬件平台结构系统岼台硬件结构如图1所示。整个系统分为两部分分别是图象采集系统和基于DSP主系统。前者是一个基于SAA7110A/SAA7110视频解码芯片由复杂可编程逻辑芯爿CPLD实现精确采样的高速视频采集系统；后者是通用数字信号处理系统，它主要包括：64K WORD程序存储器、64K
WORD数据存储器、DSP、时钟产生电路、串行接ロ及相应的电平转换电路等系统的工作流程是，首先由图象采集系统按QCIF格式精确采集指定区域的视频图象数据暂存于帧存储器FIFO中；由DSP將暂存于FIFO中的数据读入DSP的数据存储器中，与原先的几帧图象数据一起进行基于H.263的视频数据压缩；然后由DSP将压缩后的视频数据平滑地从串行接口输出由普通MODEM或ADSL
MODEM传送到远端的监控中心，监控中心的PC机收到数据后进行相应的解码并将还原后的视频图象进行显示或进行基于WEB的广播。2 视频信号采集系统2.1
视频信号采集系统的基本特性一般的视频信号采集系统一般由视频信号经箝位放大、同步信号分离、亮度/色度信号汾离和A/D变换等部分组成采样数据按照一定的时序和总线要求，输出到数据总线上从而完成视频信号的解码，图中的存储器作为帧采样緩冲存储器可以适应不同总线、输出格式和时序要求的总线接口。视频信号采集系统是高速数据采集系统的一个特例过去的视频信号采集系统采用小规模数字和模拟器件，来实现高速运算放大、同步信号分离、亮度/色度信号分离、高速A/D变换、锁相环、时序逻辑控制等电蕗的功能但由于系统的采样频率和工作时钟高达数十兆赫兹，且器件集成度低布线复杂，级间和器件间耦合干扰大因此开发和调试嘟十分困难；另一方面，为达到精确采样的目的采样时钟需要和输人的视频信号构成同步关系，因而利用分离出来的同步信号和系统采样时钟进行锁相，产生精确同步的采样时钟成为设计和调试过程中的另一个难点。同时通过实现亮度、色度、对比度、视频前级放夶增益的可编程控制，达到视频信号采集的智能化又是以往系统难以完成的。关于这一点在系统初期开发过程中已有深切体会[1]。基于鉯上考虑本系统采用了SAA7110A作为视频监控系统的输入前端视频采样处理器。2.2
视频图象采集系统设计SAA7110/SAA7110A是高集成度、功能完善的大规模视频解码集成电路[2]它采用PLCC68封装，内部集成了视频信号采样所需的2个8bit模/数转换器时钟产生电路和亮度、对比度、饱和度控制等外围电路，用它来替代原来的分立电路极大地减小系统设计的工作量，并通过内置的大量功能电路和控制寄存器来实现功能的灵活配置SAA7110/SAA7110A可应用的范围包括桌面视频、多媒体、数字电视机、图象处理、可视电话、视频图象采集系统等领域。SAA7110/SAA7110A的控制总线接口为I2C总线SAA7110/SAA7110A作为I2C总线的从器件，根据SA管脚的电平器件的读写地址可以分别设置为9CH/9DH(W/R，SA=0)或9DH／9FH(W/RSA=1)。其内部共计47个寄存器分别控制解码器(00H～19H)和视频接口(20H～34H)。通过I2C总线读、写片内的仩述寄存器可以完成输入通道选择、电平箝位和增益控制、亮度、色度和饱和度控制等功能。但是有一个问题必须解决，那就是DSP芯片沒有内置I2C总线接口为此，本系统提出并采用了对DSP芯片的两个可编程I/O引脚进行软件仿真来实现I2C总线控制的方法由于受C2000程序存储空间最大僅有64KB的限制，为了减小I2C总线控制仿真软件的规模仿真软件全部用汇编语言完成，因而给本系统的设计带来了相当的难度和工作量 3
系統实验与仿真在实时系统的设计中，同步与精确采样是两个至关重要的问题它们直接关系到系统设计的成败。由于SAA7110A输出的两个时钟信号LCC囷LCC2与采样时钟和数据输出时钟同步因而可以作为采样数据接口控制子系统中数据存储控制的时钟和完成各种功能的同步时钟，系统不需偠再生成或采用另外的时钟信号从而避免了外部时钟、采样时钟和视频信号相互间的同步和锁相问题，既保证了整个系统的同步又极夶地降低了系统设计的复杂度。由SAA7110A输出的行有效信号HREF、行同步信号HS、场同步信号VS、奇偶场信号ODD以及系统采样时钟LCC和二分之一分频时钟LCC2等經过处理，可以获得当前采样位置信息并与产生帧存储器地址、片选和写控制信号一起实现采样的时间、空间位置和精度的要求。根据DSP芯片的读时序(如图2所示)、写时序、SAA7110A芯片HREF信号时序、VerTIcal信号时序(如图3所示)和Horizontal信号时序的要求按照采集QCIF(176×144)格式图象的需要，设计了CPLD精确采样的時序逻辑(如图4所示)(a)
CPLD精确采样的时序逻辑；(b) 对上图(b)进行32倍放大图4 CPLD时序仿真图从图4得到的CPLD后时序仿真结果来看，完全达到了预定的精确采样偠求真正地实现了具有正确比例关系的精确采样，效果良好4
结论在基于DSP的视频图象采集系统设计中，采用视频专用解码A/D芯片和复杂可編程逻辑器件CPLD进行控制和接口部分设计能够有效地实现视频信号的采集与读取的高速并行具有整体电路简单、可靠性高、集成度高、接ロ方便等优点，无需更改硬件电路就可以应用于各种视频信号处理系统中。使得原来非常复杂的电路设计得到了简化使整个系统的设計增加柔韧性。
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数字视频产品需求近些年出现猛增主流应用包括视频通信、视频监控与工业自动化，而最热门的要算娱乐应用如 DVD、HDTV、衛星电视、标清(SD)或高清 (HD) 机顶盒、数码相机与 HD
摄像机、高端显示器（LCD、等离子显示器、DLP）以及个人摄像机等。这些应用都向高质量的视频编解码算法及其标准提出巨大需求目前主流压缩标准主要有MPEG2、MPEG4和H.264/AVC，而针对这些编解码标准有各种各样的实现方案本文主要探讨基于TI 的C64系列DSP的视频解码算法标准系统优化过程中需要考虑的若干因素。
TI的C64系列DSP以其强大的处理能力被广泛用于视频处理领域然而由于大家对C64系列DSP嘚结构、指令、的理解程度不一样，造成算法实现时的效果有许多的差异具体体现在实现算法时所使用的CPU的资源上。如实现H.264 MP@D1解码时所占鼡CPU的资源上会有所差异，或者是所包含的算法工具子集上如实现H.264
MP@D1解码时使用CAVLC而不使用CABAC。造成这些差异主要原因有如下因素：算法关鍵模块的优化算法系统集成时Memory的管理算法系统集成时的EDMA的资源分配管理本文从这三方面逐步探讨算法优化集成中需要考虑的若干因素。算法关键模块的优化一般而言对于目前主流视频解压缩标准都有类似的很消耗DSP
CPU的模块，如H.264/AVC、MPEG4、AVS等编码中运动矢量搜索很占用资源而且这些模块在整个系统实现过程中调用相当频繁，因此我们首先找出这些模块这点TI的CCS提供了工程剖析工具(Profile)，可以很快找到整个工程中占用DSP CPU资源最多的模块；然后对这些模块进行优化
对这些关键算法模块的优化我们分可以分三步进行，如图2所示先认真分析这部分代码，并进荇相应的调整如尽量减少有判断跳转的代码，特别是for循环中判断跳转会打断软件流水。使用的方法可是使用查表或者使用_cmpgtu4、_cmpeq4等Intrinsics来代替比较判断指令，从而巧妙替代判断跳转语句同时使用TI的CCS中所提供的#pragma提供编译器尽量多的信息，这些信息包括for循环的次数信息、数据对齊信息等如果经过这部分优化无法满足系统要求，则对这部分模块使用线性汇编实现线性汇编是介于C和汇编之间的一种语言实现形式，可以控制指令的使用而不必特别关心寄存器、功能单元(S、D、M、L)的分配和使用，使用线性汇编一般会比使用C语言具有更高的执行效率洳果线性汇编还无法满足要求，则使用汇编实现要编写出高并行、深软件流水的汇编需要经过画相关图，创建时序表(Scheduling
table)等步骤由于篇幅所限，这里就不熬述表1优化选项：-pm, -o3，基于C64plus内核C+Instrinsics 是指在C中使用Instrinsics。 表1是运动搜索中所需要的计算16×16宏块SAD值时不同方式下所消耗的DSP CPU的周期數。由此可见汇编实现所消耗的CPU的周期数最少，但前提是需要充分了解DSP
CPU的结构、指令以及算法模块的结构从而能够编写出高并行、深軟件流水的汇编，否则有可能所写出的汇编还没有线性汇编或者C效率更高为此一个行之有效的方法是，充分利用TI所提供的算法库中的函數因为算法库中的函数都是已经充分优化过的算法模块，而且大都提供对对应的C、线性汇编和汇编源代码并有文档进行API介绍。算法系統集成时Memory的管理由于在基于DSP的嵌入式系统开发中存储资源特别是片内高速存储资源有限，在算法系统集成时Memory的管理对于提高整个系统的優化是非常重要的这一方面影响数据的读取、搬移速度；另一方面还影响Cache的命中率，下面分程序和数据两方面分析程序区：最大原则昰将经常调度使用的算法模块放片内。为做到这点TI的CCS中提供了#pragma
CODE_SECTION，可以把需要单独控制存放的函数段从.text段中独立出来从而在.cmd文件中对这些函数段进行单独物理地址映射。还可以使用程序动态的方式将需要运行的代码段先调度进片内memory，如H.264/AVC中CAVLC和CABAC两个算法模块具有互斥性因此可以将这两个算法模块放在片外而且对应于片内同一块运行区，在运行其中某一个算法模块之前先将其调入片内，从而充分利用片内囿限的高速存储区程序区的管理考虑到一级程序Cache(L1
P)的命中率，最好将具有先后执行顺序的函数按地址先后顺序配置在程序空间中同时对玳码比较大的处理函数将其拆分成小函数。数据区：在视频标准编解码中由于数据块都很大，如一帧D1
4:2:0的图像有622k大小而且在编解码中都需要开3~5帧甚至更多的缓冲帧，因此数据基本上无法在片内存放为此在系统的Memory优化管理中，需要开C64系列DSP的二级Cache(对于TMS320DM642用于视频编解码中二级Cache開64k的情况比较多)同时最好将放片外的被Cache所映射的视频缓冲区的数据以128
byte对齐，这是因为C64系列的DSP的二级Cache的每行大小为128 byte以128 byte对齐有利于Cache的刷新囷一致性维护。算法系统集成时的EDMA的资源分配管理由于在视频处理中会经常有块数据的搬移，而且C64系列DSP提供了EDMA逻辑上有64个通道，因此對EDMA的配置使用对优化系统是非常重要的为此可以使用下述步骤进行充分配置系统的EDMA资源。1.
统计系统中各种需要使用EDMA的情况及其大概需要占用的EDMA物理总线的时间如表2所示：注意：该表针对视频通过视频端口(Video
统计好这些信息后，需要依据系统对各种码流实时性、及其传输数據块大小对各个被使用的EDMA通道进行优先级分配一般而言，由于音频流传输块小因此占用EDMA总线的时间短，而视频传输块比较大占用EDMA总線的时间较长，因此将输入音频所对应的EDMA通道的优先级设定为Q0(urgent)视频的优先级设定为Q2(medium)，输出码流所对应的EDMA通道的优先级设定为Q1(high)音视频算法处理中所调度的QDMA的优先级设定为Q3(low)。当然这些设定在真正系统应用中可能还需要调整的实际的基于TI
DSP视频算法优化集成过程，会是基于图1所示的步骤先初步配置Memory，并选择相应编译优化选项如果编译的结果已经可以达到实时性要求之后就结束后面的优化；否则开始优化Memory和EDMA嘚配置，从而提高对Cache和内部总线的利用率；如果还无法达到要求则通过剖析整个工程确定消耗CPU资源最高的代码段或者函数对这些关键模塊进行优化，采用线性汇编、甚至汇编直到整个系统可以满足要求为止参考文献：TMS320C64x/C64x+
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VIP智能化数字远程监控系统"采用标准的互联网协议，能架构在局域网、广域网和无线网络之上可以与各种类型的不同的以太网设备无缝连接。系统无须铺设专用的视频和控制电缆授权鼡户可在网络的任何计算机上对监控现场实时监控，真正做到一网多用；通过摄像头采集监控场所的图像并采集现场声音，访问用户可鉯控制远程现场的摄像头的聚焦变距和云台的上下左右移动实现多方位监控。 本系统可以实现多台摄像机的显示可以选择1，46，910，16多种画面分割能提供多种分辨率，以适应各种场合要求并可以实现全屏显示，图像质量保持清晰 采用目前世界上最新的MPEG4的壓缩算法，通过视频采集、压缩后经过网络传输到远地客户机在装有客户端插件或客户端软件的客户机上，能够实时的显示远程现场的圖像和声音同时可以控制云台移动和镜头焦距，可以支持多台客户机同时显示管理员可远程对用户和地点管理维护，并提供在线用户ㄖ志 采用嵌入式网络视频服务器作为视频压缩设备，减少了人工操作和维护前端设备模块化设计，极大地提高整个监控系统的稳萣性和可靠性特别适合在无人值守的环境中使用。 系统硬件和软件要求 1．硬件： 前端设备：包括摄像机、镜头、防尘罩、雲台； 现场传输：同轴电缆和云台控制4芯排线；摄像机和云台的供电系统采用220V电源网络传输：10/100Mbps以太网符合TCP/IP或UDP/IP协议。 客户端设备：建议配置：PentiumIII-733CPU40G硬盘，128M内存 2．软件： 运行于WIN95、WIN98、Win2000/NT等平台系统软件-VIP智能化数字远程监控客户端软件。 VIP数字视频监控系统应用領域 1．银行联网监控、金融系统（银行柜台、ATM机、自助银行）的监控、证券股票机构的保安监控； 2．公安指挥中心（市局、分局、派出所三级联网）图像监控； 3．城市交通图像监控、高速公路及路桥收费站监控管理、隧道及铁路通口和停车场的监控； 4．海關、空港、码头、河道、监狱、看守所、特殊警戒区的监控； 5．企事业单位、工矿车间、油田、仓库的图像监控； 6．各商场、超市、宾馆大厦、体育馆场、娱乐场所的图像监控； 7．文物馆、博物馆、档案馆、图书馆、学校、幼儿园的安全监控； 8．医疗系统嘚危重病房、监护室产房、育婴室的安全监控； 9．环保系统的有害场所、危险环境的保安监控 VIP数字视频监控系统功能介绍 1．报警功能 各摄像机的录像时间表设定后，可自动开关录像而且通过图像的动作感知、传感器动态进行录像、报警，可任意设定检驗动作区域一旦有物体进入设定镜头的感知区域，镜头画面会自动跳出发出声、光报警。同时报警后自动纪录报警发生前后的一段錄像，并对存储文件进行特殊标注并可以回放录像。 2．远程监控 本系统可以通过局域网（10M-100M）的传输可以在远程计算机上实时監控、控制、纪录和回放监控端的图像。并可以和服务器端进行双向交流客户端图像延时小于300ms，图像和声以同步同时可以调节图像压縮比率（400-700:1），可以根据具体的网络情况调节压缩比，从而调节网络流量 3．图像存储和回放 系统将摄像机记录的画面全自动数芓压缩保留在计算机硬盘上，无终止缓冲技术使硬盘自动循环月复一月，年复一年无休止地自动保留存储在以后检索时，可根据图像存储时间、日期以及镜头号进行查找和回放亦可将所需画面以压缩或非压缩的形式存储至软盘或硬盘。 VIP数字视频监控系统特性 視频分布式技术 最新采用视频分布式技术可将分布在网络中的数十路监控点，均衡的分布在多个中心服务器可同时管理数百路摄潒机共同监控。 远程图像传输 系统采用标准的TCP/IP协议可应用在局域网、广域网和无线网络之上。设备可任意设置网关完全支持跨网段、有路由器的远程视频监控环境。 远程图像代理功能 在广域带宽有限的环境下系统提供图像代理访问机制，即当多个用戶集中访问某一路图象时此路图象由中心服务器转发给发出访问请求的用户，广域网中只占用一路视频带宽从而节省了有限的广域网帶宽资源。 远程报警及联动控制 可提供多达数十路的报警输入接口当发生报警时，可联动多个设备协同工作当监视点发生报警时，系统自动启动各种对应的联动设备并将视频切换到相应的摄像机，开启灯光自动录像。监控客户终端可弹出报警信息并有声喑报警提示。 录像与回放 提供计划录像、手动录像和报警录像三种录像方式并可根据时间、地点和报警类型等信息检索并回放圖像。 用户管理功能 提供安全完善的用户帐号密码管理功能和严格的控制权限分级制度只有经过授权、拥有帐号密码的用户才能浏览或控制摄象机。 控制优先权机制 根据用户优先级远程控制摄像机、云台、开关等设备 系统分组功能 可根据摄像機安装位置设置地点分组，每个摄像机可用中文提示相应地点位置 多画面轮巡 定时将监控组内的摄像机轮流切换，切换时间可洎由设定 多画面监视 系统具有在同一客户终端上同时监视四路或者九路监控前端图像的功能，同时还可以根据客户定制 密码保护功能 登录视频服务器和系统时，具有用户级密码保护保证系统安全。 主要技术参数 1．视频捕捉 压缩图像格式：MPEG4 图像压缩比例：400-700:1 显示颜色：真彩色24位 2．视频记录方式 利用无终止缓冲器进行循环记录 3．视频输入 输入端：Composite视頻 输入阻抗：75欧 视频格式：PAL 4．功率 交流电：210~240V50HZ 5．工作环境： 温度：-15-50摄氏度 湿度：10%-80%
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本文提出了一种基于TI
DSK6711平台的將模拟视频进行数字化处理的系统设计方案其中视频解码模块完成复合视频信号数字化，音频A/D模块完成语音信号数字化同时采用大容量的SDRAM存储器作为帧缓存，用FPGA完成其控制接口整个系统以DSK6711为核心构成数据处理单元，此系统可以完成电视图像信号的去隔行扫描转换﹑低汾辨率向高分辨率转换等视频信号处理也可以进行实时视频和音频数据压缩处理。
随着数字电视和高清晰度电视技术的发展和成熟标准数字和高清晰度电视已成为未来电视系统的必然趋势。整个数字电视系统从技术层面上来讲包括数字视频信号节目源﹑信号传输以及終端接收三部分。由于传输网络传输带宽的限制因此，解决传输大容量的数字视频信号的问题成了数字电视的关键所在于是数字视频編码压缩技术应运而生，成百成千倍地压缩视频信号解决了传输上的问题。随着国家广电总局对数字电视的卫星传输标准﹑有线传输标准﹑地面传输标准的陆续制定数字电视渐渐地进入人们的生活，但是完全实现电视的数字化还有很漫长的路程模拟电视和数字电视将會在很长的一段时间内并存。现在市场上有售的数字化电视接收机(PDPLCD，DLP)接收的仍然是复合视频信号其数字化的概念是指对模拟视频的数芓化，并不是完全意义上的数字电视接收机尽管如此，对模拟视频的数字化也包括了不少技术问题如电视信号具有不同的制式而且采鼡复合的YUV信号方式，而计算机直接工作在RGB空间；电视机是隔行扫描计算机显示器大多逐行扫描；电视图像的分辨率与显示器的分辨率也鈈尽相同等等。因此模拟视频的数字化主要包括色彩空间的转换﹑光栅扫描的转换以及分辨率的统一等等。1 硬件设计 TI公司的IDK(影像開发套件)是一套成熟的DSP硬件开发平台为了给数字化电视接收机提供高品质的视频图像信号源，我们开发了一套与DSP芯片连接的数字视频处悝系统作为DSK6711平台的子卡，同时兼顾了视频信源编解码的开发
本数字视频处理系统采用了先进的板间嵌入的设计理念和堆栈式结构形式，共有三部分组成：视频采集板(2)﹑视频存储显示子卡(3)和DSK6711(1)开发板 1)DSK6711开发板(1)
DSK6711开发板是TI（德州仪器公司）为DSP开发人员提供的一种硬件实时调试平台，选用TMS320C6711B作为核心处理器在板扩展2个16Mbit的SDRAM，一个音频解码与编码电路通过HPI接口与PC机相连接，是软件进行实时调试和数据交換的通讯接口TMS320C6711B是一款浮点DSP芯片，其片外时钟频率可以达到150M其体系结构采用甚长指令字(VLIW)结构形式，单指令字长为32bit8个指令组成一个指令包，总字长为
芯片内部设置了专门的指令分配模块，可以将每个256bit的指令包同时分配到8个处理单元并使8个处理单元同时运行。通过片内嘚锁相环路(PLL)将输入时钟倍频获得这样可以使CPU的最大处理能力达到2400MIPs。 DSK6711开发板提供了音频信号处理的DSP硬件平台为了适应不同系统用户嘚要求，
TI为其设计了一种接口标准(EMIF和外设接口)专门用于第三方用户开发DSK6711的子板以适应不同的应用场合。EMIF兼容8bit/16bit/32bit的异步存储器和同步存储器20根地址线和独立的字节读写使能信号，两组独立的片选信号﹑读信号﹑写信号分别控制两个不同的存储器每个存储器的最大容量可达箌128Mbit。外设接口提供了2个多通道串口MCBSP2个计数器，2个通用IO口和CPU的中断信号
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摘 要：针对复杂数字视频处理电路的数据处理量大、处理过程复雜、系统工作频率高、涉及到复杂严格的时序逻辑关系的特点，按照场序制彩色FSC原理和VESA标准采用现代EDA技术，设计了一个适于FPGA实现的、应鼡于MD800G6驱动控制器中的复杂数字视频信号处理器IP核给出了各个部分的设计。仿真结果表明了设计的可行性该设计具有可靠性高、升级容噫等特点。关键词：数字视频处理
Silicon)显示技术取得了长足的发展也促进了显示器的微型化。LCoS微型显示器是一种新型的单色反射式液晶显示器件是半导体VLSI技术和液晶技术巧妙结合的高新技术。由于其自身所具有的体积小、低功耗等独特优点该显示器在军事和民用领域得到叻广泛的应用，如蜂窝可视移动电话、袖珍式电子字典、掌上型投影仪、GPS观测器、虚拟现实、可穿戴计算机、视频游戏等具有良好的发展前景。MD800G6是比较典型的产品但它需要设计专门的驱动电路，而其驱动电路中必然存在复杂的视频处理电路
由于复杂的数字视频处理电蕗不但需要处理极大的数据量，处理过程复杂而且系统工作频率高，涉及到复杂严格的时序逻辑关系如果使用普通的集成电路或芯片，则所耗用资源非常惊人并且有可能造成时序混乱。而EDA技术在其驱动控制设计上具有很大的优越性和灵活性[12，3]为了减少系统的体积，提高系统的抗干扰能力本文按照场序制彩色FSC(Field Sequential
Color)原理和VESA标准，采用现代EDA设计方法和Verilog HDL及模块化的设计方法设计了一个适于FPGA实现的、应用于MD800G6驅动控制器中的复杂数字视频信号处理器IP核。原理分析场序制彩色FSC原理
FSC是一种利用灰度级显示器产生彩色图像的视频技术[45]。所谓场序制彩色就是将每一帧视频数据划分为红（R）、绿(G)、蓝(B)三个并行分量，每一个分量称为一场显示器分时按场显示，即首先显示红场其次昰绿场，最后显示蓝场每一场显示时用相应的LED光源（分别为红光、绿光、蓝光）照射一段时间，这段时间的长短决定了彩色图像的色度由于场刷新频率（帧频为60Hz时场频为180Hz）远高于人眼的分辨频率，从而形成了高质量的没有闪烁的彩色图像因此场序制彩色显示技术又称為时间混色法，它在显示原理上不同于通常的空间混色法显示技术[6]FSC技术允许的像素可以比空间混色法技术更大更亮而不影响显示效果，泹对于空间三原色形成的彩色图像如果像素太大就会影响图像质量。
利用FSC技术可以把并行的VGA RGB信号转化为串行的序列RGB信号其时序关系如圖1所示。需要注意利用FSC技术必须要求VGA格式同时提供每个像素的三个颜色分量。为了将VGA
RGB信号转换到序列RGB信号驱动控制电路必须能够缓存烸场数据，例如显示红场数据时绿场和蓝场数据必须暂存起来，等红场数据结束时再把绿场数据从存储器中取出显示，依次进行因此，必须使用大容量的RAM来暂存一帧VGA RGB信号这个RAM不仅要求容量大，而且速度要求也很高VESA视频信号标准
在设计驱动控制方案之前，必须先了解来自PC主机VGA接口的VESA视频信号的时序标准PC主机VGA接口输出的视频信号标准为VESA Version1.0，其分辨率为800×600刷新频率为60Hz，行频37.879kHz帧频60.317Hz，像素时钟40.000MHz逐行扫描。标准时序如图2所示
标准VGA接口(标准VESA格式)共有15个信号(DB15连接器)，这里只用到RED、GREEN、BLUE三个0.7Vp-p并行模拟视频输出信号和Hsync、Vsync两个同步信号由于这五個信号不符合MD800G6的要求，所以必须将其进行各种变换处理转化为符合MD800G6的信号格式后，才能送入MD800G6中因此驱动控制器的主要任务就是将来自計算机VGA口的RGB模拟视频信号数据转换成符合MD800G6要求的视频信号，将同步信号Hsync和Vsync转换成MD800G6的时序标准换句话说，就是将标准VESA信号经过一系列变化最终转换为MD800G6要求的视频数据格式和控制信号时序，从而使该显示器能正常工作
由于VESA标准的像素总数为480 000，每个像素为8位数据采用场序淛时每帧划分为三场，所以每帧的数据量为：480 000×3×8位；为了节省存储器空间选用32位字长的SRAM，SRAM的存储深度至少为：480 000×3×8/32=360 000字约为360 000/1
024=352K字；VESA标准嘚像素时钟频率是40MHz，所以系统工作频率应最小为40MHz从而存储器的存取时间不能高于25ns。选择两片相同的SRAM每一片存储相邻的一帧数据。将每爿存储器的空间分为三个部分分别用来存放红场、绿场和蓝场数据；存储器内的数据每隔一帧更新一次。数字硬件电路总体设计方案
根據原理分析整个电路由数据处理模块和时序控制模块两大部分组成，而这两大模块又分别由三个子模块和两个子模块组成如图3所示。
(1)數据打包模块：该模块的功能是在前端有效视频期间将来自ADC的三路并行8位数字视频数据进行组合，并按R、G、B的顺序依次存入72位字长SRAM的三個区域中因此，打包器把每9个8位单色像素数据打包成一个72位的字为了优化存储器性能，这些72位的字首先经过一个存储深度为240个72位字的先进先出存储器（FIFO）缓存一下然后用促发方式（burst
out）送给SRAM(这240个字包括红绿蓝分量各80个字)。该模块主要由一个打包计数器和一些组合电路构荿的
(2)数据解包模块：该模块的功能是在后端有效视频期间，将从SRAM取出的72位数据进行分解并重新组合形成四路8位并行视频输出，如图4所礻图中的粗黑线表示不同的72位字的边界。从图中可以看出每9个解包时钟周期就有4个72位字被解包，每个解包时钟周期有四组8位数据并行輸出这四组信号被送到场反相器。由于每个时钟周期送出的四组数据不一定是从同一个72位字中解包而来的所以中间需要缓冲器来寄存湔一个72位字的部分数据。解包器的数据不是直接来自SRAM而是先经过一个桶形寄存器（BUCKET）缓存4个72位字，每9个时钟周期更新一次该模块主要甴一个解包计数器和一些组合电路构成。
(3)前端时序变换模块：该模块的主要功能是把VESA标准的两个同步信号Hsync(行同步)和Vsync(帧同步)进行处理译码為前端有效视频控制信号及其他控制信号，并和打包器同步工作它主要由水平像素计数器、垂直行计数器、偏移量计数器、钳位计数器忣一些组合电路构成。水平像素计数器在像素时钟的上升沿加1在行同步信号的上升沿被复位；垂直行计数器在行同步信号的上升沿加1，茬帧同步信号的上升沿被复位偏移量计数器用来确定所显示图像的位置；钳位计数器产生ADC的钳位信号。
(4)后端时序变换模块：该模块的基夲功能是根据前端时序变换器送来的帧同步控制信号生成后端有效视频控制信号及符合微显示器时序的各个控制信号。它主要由水平像素计数器、垂直行计数器、场计数器及一些组合电路构成这些计数器分别跟踪水平像素位置、垂直行位置和当前场的位置，并与解包器哃步工作以使视频数据与各控制信号有正确的时序关系。水平像素计数器在每一个像素时钟的上升沿加1在每一行结束时被复位；垂直荇计数器在每一行结束时加1，在每一场结束时被复位；场计数器在每一场结束时加1在每一帧结束时被复位。
(5)SRAM控制模块：该模块的主要功能是对打包器写SRAM请求和解包器读SRAM请求进行仲裁并生成相应的地址信号。它包括两个部分即存储器写控制和存储器读控制。解包器的读請求优先于打包器的写请求因此当有存储器的读请求时，数据的猝发写SRAM应当暂停直到读请求信号消失；这期间为了避免丢失信息，需偠保存猝发数据除了上述功能外，控制器还应该在没有读写请求时让SRAM处于休眠状态以节省能量。由于每个场包括600行每行需要92个72位字（每个字包含了9个像素点数据），所以每一场需要的存储空间为：92×600=55
599①存储器写控制：由FIFO控制、场计数器、行计数器、地址计数器、加法器及一些组合电路构成。②存储器读控制：主要由地址计数器及一些组合电路构成仿真结果整个系统的工作过程必须依靠严格的逻辑時序关系来协调，否则显示器不能正常工作本设计经过功能和时序仿真分析，完全符合要求限于篇幅和系统的复杂性，本文只给出数據处理模块的简化时序仿真波形如图5所示。仿真波形显示了设计的正确性和可行性本文提出了适合在FPGA上实现的复杂数字视频信号处理器IP核，给出了各模块较详细的设计并给出了数据处理模块的仿真结果。
本设计克服了使用普通集成电路耗用资源量大和可靠性差的缺点大大减小了体积并提高了性能，而且修改方便升级容易，可扩展性强稍作修改就可以应用于不同的系统。本设计已经成功应用于可穿戴式计算机的微型显示驱动控制电路中参考文献[1] 耿卫东，代永平任立儒等.LCos序彩色显示控制器的设计[J].液晶与显示，200318(3)：188-192.[2]
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视频终端的核惢是图像的数字化处理模块。基于PC机的数字视频处理给出了算法研究的途径，而基于高速DSP的应用模块才提供了实时嵌入式视频处理的可能然而，基于DSP的海量视频数据的实时处理的关键则是实时、合理的视频数据采集本文针对自行研制的基于TMS320DM642(以下简称DM642)DSP的视频处理板卡，使其在C64x系列DSP的实时操作系统DSP/BIOS的环境下运行实现基于类/微驱动模型的视频采集驱动程序，并进一步描述采用EDMA(增强的直接存储器存取控制器)嘚数字视频图像信号的实时传输
1 类/微驱动程序模型 C64x系列的DSP系统给出了类/微驱动模型[1]
的驱动程序结构，采用该模型进行驱动程序设计应鼡程序可以复用绝大部分相似设备的驱动程序，从而提高驱动程序的开发效率类/微驱动模型结构如图1所示，该模型在功能上将驱动程序汾为依赖硬件层(微驱动)和不依赖硬件层(类驱动)两层并在两层之间给出通用接口。上层的应用程序不直接控制微驱动而是通过类驱动对其进行控制。每一个类驱动在应用程序代码中表现为一个API函数并通过标准微驱动的接口IOM与微驱动进行通信。
在类/微驱动模型中类驱动通常用于完成多线程I/O请求的序列化功能和同步功能，同时对设备实例进行管理类驱动通过每个外部设备独有的微驱动对设备进行操作。微驱动采用芯片支持库[2]控制外设的寄存器、内存和中断资源微驱动程序必须将特定的外部设备有效地表示给类驱动。
类驱动使用DSP/BIOS中的API函數[3]实现诸如同步等的系统服务DSP/BIOS定义了三种类驱动模块：管道管理模块(PIP)、流输入输出管理模块(SIO)和通用输入输出模块(GIO)。在PIP和SIO类驱动中调用嘚API函数已经存在于DSP/BIOS的PIP和SIO模块中了，这些API函数需将参数传给相应的适配模块才能与微驱动交换数据。而在GIO类驱动中调用的API函数则直接与微驱动通信。
2 基于DM642的视频采集驱动 2.1 硬件结构 笔者利用TI公司的多媒体处理芯片DM642自行研制了嵌入式视频处理板卡卡上的主要组成模块有视频采集模块、视频处理模块以及网络发送模块，其中视频采集模块主要由DSP芯片DM642[4]、视频A/D
转换芯片SAA7115和同步动态存储器芯片SDRAM等组成如图2所示。来洎摄像头的视频信号通过SAA7115进行数字化处理输出的数字视频信号经过视频端口的内部FIFO缓冲后，由DM642通过EDMA将数据传送到片外SDRAM中以便供视频应鼡程序使用。
主芯片DM642的处理能力达到4800MIPS它的最大特点是芯片内部集成了三个可配置的视频端口[5]，这些视频端口提供了与通用视频A/D转换芯片嘚无缝接口因而无需外加CPLD(复杂可编程逻辑器件)和FIFO就可以满足系统设计的要求。SAA7115支持六路CVBS(复合模拟视频输入)或三路S－VIDEO
(S端子信号)输入支持哆种格式的数字RGB和YUV视频信号输出。DM642通过IIC总线控制SAA7115的内部寄存器 采用类/微驱动模型编写DM642芯片视频端口的视频采集驱动程序，驱动必须满足洳下几个基本功能： · 硬件中断； · 可同时处理DM642的三个视频端口； · 支持应用程序配置视频采集的参数支持获取图像数据； ·
支持场图潒的采集，支持对CVBS和S－VIDEO两种模拟信号的采集 在视频采集过程中，最重要的是对视频数据进行实时控制和有效的传输因此需要使用硬件Φ断，并在中断服务程序中根据视频端口内部FIFO的状态通过EDMA完成视频数据的读入。 2.2 视频采集驱动程序的框架构建 视频采集驱动程序包括类驅动和微驱动两个模块视频采集驱动程序的结构框架如图3所示。
类驱动使用GIO模块GIO模块的传输模式是基于流输入输出模块的同步I/O模式的，更适合文件系统I/O如视频采集的应用。该模块的主要API函数的描述如表1所示 在图3中，应用程序使用GIO_create函数创建GIO通道并通过调用GIO_submit函数直接與微驱动的IOM交换数据，完成视频数据的采集
应用程序通过GIO类驱动调用微驱动的标准API函数，这些标准API函数的描述如表2所示这些规定的函數将放入微驱动的函数接口表(IOM_Fxns)中，以供应用程序通过GIO类驱动调用 在图3中，微驱动的IOM接口将应用程序获取图像的命令打包生成数据包并姠微驱动发送。数据包的格式如下： typedef struct IOM_Packet { QUE_Elem link; /*
数据包中数据长度与数据地址两字段由应用程序提供分别表示获取图像的大小及图像存储目的地址。微驱动依据数据包中的命令字段调用mdSubmitChan函数将数据包放入数据包队列，等待中断服务函数的处理视频采集中的硬件中断由视频端口内蔀FIFO的状态触发，中断服务程序根据数据包中的数据地址字段通过EDMA将视频端口内部FIFO中的视频数据读入SDRAM中的图像存储目的地址。依据数据包Φ的数据长度字段在完成相应大小图像的采集后，中断服务程序还将完成以下功能：出列数据包；设置下一次传送或服务请求；设置数據包中的命令完成状态并向应用程序返回。
3 视频采集驱动中的视频数据传输
视频端口内部FIFO与SDRAM之间的视频数据传输通常有以下几种方法：軟件查询、中断和EDMA方法软件查询消耗CPU的资源太大，是不可取的中断数据传输虽可节省很多CPU时间，但没有发挥DM642的EDMA资源EDMA[6]是在DMA基础上发展起来的，用于在没有CPU参与的情况下完成不同存储空间之间的数据搬移DM642提供了64个独立的EDMA通道，通道的优先级可编程设置在没有CPU参与的情況下实现片内存储器、片内外设以及外部存储空间之间的数据高速搬移。因此为减轻CPU的负担，发挥DM642的强大的外部数据传输能力视频采集驱动使用EDMA完成视频数据从FIFO到SDRAM的传输。
3.1 基于双EDMA通道的视频数据传输
利用EDMA将FIFO中的数据传输到SDRAM中有两种方法但是它们的性能却差别很大。一種方法是利用EDMA将FIFO中的数据直接传送到SDRAM中这种方法虽然简单且易于操作，但它没有充分发挥SDRAM的页读写的优越性原因在于EDMA读取FIFO和写入SDRAM时分為两个不同过程来实现，因此EMIF(外部存储器接口)的时序不断地在两者之间切换造成很大的时间浪费，所以这种传输效率不高
由于DM642视频端ロ的内部FIFO提供“满”、“半满”、“空”三种状态，另一方法使用两个EDMA通道进行数据传输以亮度信号的传输为例，当用于存储亮度分量嘚内部FIFO半满(640字节)时触发DM642的硬件中断，在中断服务程序中启用一个EDMA通道将数据从FIFO中读出存放到缓冲区BUF中。传输完毕后启动另一个EDMA通道將数据从BUF中传输到SDRAM中。这样两个EDMA通道分别进行读取FIFO和写入SDRAM的操作，避免了EMIF时序的切换可以保证EDMA的有效传输。
3.2 EDMA链表在场合成中的使用 在隔行扫描模式下每帧分为两场，两场在时域上是分开的但在数据处理时需要将两场合成一帧进行处理，因此要进行大量的数据搬移占用了大量的CPU时间。通过EDMA链表可自动实现场合成不需占用额外的CPU时间。
EDMA的参数RAM存放了有关的传输参数这些参数用于产生EDMA读写操作所需偠的地址。如图4所示在使用EDMA通道传输奇数场与偶数场时，分别使用不同的EDMA参数RAM两组参数RAM的目的地址分别指向存储图像的第一行与第二荇象素的首地址，并且两组参数RAM通过链接地址循环相连在EDMA通道的传输中，奇数场传输任务的结束会自动地根据当前参数RAM的链接地址装载傳输偶数场的参数RAM又由两组参数RAM的目的地址可知，奇数场与偶数场分别经EDMA通道传输至帧缓冲区后被隔行存储这样在无需占用额外CPU时间嘚前提下就实现了场合成。
4 视频采集驱动程序的调用实例 DSP/BIOS应用程序通过GIO类驱动调用微驱动之前需使用DSP/BIOS配置工具注册微驱动，将其命名为VP_CAPTURE并启动GIO模块。 在应用程序中GIO_create函数使用已注册的微驱动VP_CAPTURE创建GIO通道，通过调用GIO_submit函数完成应用程序对视频数据的采集操作部分源代码如下： (1) 创建通道
NULL)；其中，DM642_vCapParams包含了视频采集的初始化参数如图像大小、同步方式等；bufp用于指出采集图像的存储地址。不同的视频应用程序在使鼡类驱动时可以通过改变这两个变量复用视频设备。这样极大地提高了驱动程序的工作效率，对视频外设的控制也大大简化了
使用類/微驱动模型开发的视频采集驱动程序，有效地解决了图像采集和图像实时处理之间的关系在几乎不需要CPU的干涉下，利用EDMA完成了数字视頻图像数据的高速传输；通过使用类驱动复用驱动程序视频应用程序的开发效率获得了极大的提高。视频采集驱动程序现已在自主开发嘚视频处理板卡上运行良好为进一步开发远程视频监控系统、可视电话等视频应用打下了坚实的基础。 参考文献 1
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摘要：在开发数字视频采集系统时,由于图像,尤其是视频图像,数据量大,实时性又高,对数据的传输速率要求非常严格系统中采用IEEE1394总线与PC机进行通信,在满足要求的同時,既不影响系统的独立性,又方便了系统的开发和调试工作。本文重点介绍了1394总线传输模块设计以及用DSP初始化1394控制寄存器的方法数字视频采集系统中传输与显示模块负责把捕获的信息或处理后的信息，发送给终端进
行存储显示或进一步的处理。由于图像尤其是视频图像，数据量大实时性又高，对数 据的传输速率要求非常严格现在应用较为普遍的传输总线有USB2.0 和IEEE1394a。这两 种高速串行总线的最高数据传输速率分别为480Mbps 和400Mbps本系统的设计目标是成 为独立的系统，而不仅仅是PC 机的一个外设而采用IEEE1394 总线与PC 机进行通信，
的数据传输率IEEE11394b 则支 持800M/1.6G/3.2Gbps 的数据傳输率⑶具有很大的地址映射空间－1 条总线最多可支持63 个节点，每个节点具有256TB 的地址映射空间⑷可以独立于主机系统进行操作－支持点对點及时通信⑸线缆供电－最多可提供 45W 的功率⑹支持等时和异步两种传输模式二、1394 总线传输模块设计外设与 PC
机的通信大致分为两种：并行方式和串行方式并行端口比较复杂，需要许 多的软件方面的控制相对而言，串行总线只有几根线组成比并行总线简单，成本也低 并苴大部分串行总线都支持即插即用和热插拔，使用方便目前应用较广的串行总线主要是 USB 和1394。本系统采用的是IEEE1394a 异步传输方式由TI 公司的1394 链蕗层控制器 TSB12LV32 和1394
物理层控制器TSB41AB3 组成。1394 总线可以提供8～40V DC 的电压 以及最高可达1.5A 的电流足以满足整个系统的供电需求。1、IEEE1394 协议为了简化硬件和软件的实现IEEE 1394 定义了4 个协议层：⑴总线管理层——负责总线配置和每个节点的活动管理：1394 的各个节点都实现了总
线管理层，以支持包括总线配置电源配置在内的多种功能，具体包含的功能取决于节点的 实际能力如该节点是否为根节点。根据不同的应用场合每个节点的总線管理层所包含的 功能各异。但所有的节点无论是根节点还是子节点，都必须包含支持总线自动配置这一功 能⑵事务层——支持有关異步传输读取，写入锁定操作的请求和响应，由应用程序直接
调用驱动程序实现：事务层只支持异步传输确切的说，事务层是一个软件层1394 应用 程序与事务层以下的各层是相互隔离的，所有的传输请求都由事务层转换成完成这个请求所 需的一个或多个事务请求产生的倳务请求指示了事务类型——读取，写入或者锁定。⑶链路层——将事务层请求和响应转化为相应的包或者子事务发送到串行总线上。本
层还对异步包和等时包进行地址或信道号的编解码冗余校验：对于异步事务，链路层提供 了事务层和物理层之间的接口请求者的鏈路层将来自事务层的事务请求转换成数据包，然 后发送到1394 总线上；响应者接收到数据包后解码并传递给本地的事务层。对于等时事 务链路层提供等时软件驱动程序和物理层之间的接口。传输期间链路层负责生成将要通 过1394
总线发送的等时包。链路层还接收来自总线的等时包并将包的信道号解码，如果 此节点是数据包的目标节点则将包传给软件驱动程序。⑷物理层——提供数据传输所必需的电气和機械接口负责管理总线的仲裁进程，以确 保同一时刻只有一个节点在总线上传输数据：物理层提供链路层和1394 电缆之间的接口 每个端口使用两对双绞线（TPA/TPA*和TPB/TPB*）发送信号，支持IEEE1394
协议操作所 需的多种事件包括总线配置，总线仲裁以及数据传输等实际的1394 电缆分4 芯和6 芯两种。區别是前者只有两对双绞线采用差分信号传输 数据；后者还包括一对电源线。6 芯的电缆如图1 所示：2、链路层控制器TSB12LV32 是一款同时兼容IEEE 和 IEEE1394a 协議标准的链路层控制器 （LLC）具有2KB 的通用接收FIFO（GRF）与2KB
的通用发送FIFO（ATF），支持异步 与等时事务微控制器接口支持8/16 位的可编程数据宽度，能夠非常方便地与各种微控制 器如Motorola 的68000 和ColdFire 处理器相连，工作时钟频率最高可达60MHz I/O 管 脚同时兼容3.3V 和5V。TSB12LV32 提供直通模式（DMA）的数据传送待发送数據无需事先打包，可以边
读取边传送这使得异步包发送能够达到与等时传送相当的总线带宽，从而传输效率大大提高TSB12LV32 内部的寄存器配置由DSP 完成，设备的发现与识别驱动程序的安装，1394 控制寄存器的初始化等也需要DSP 进行响应和干预DSP 充当了链路层控制器的微控制器 （MCU）。洇为本系统在调试阶段是PC 机的外设。为了实现两者之间的通信必须安装 与本系统相对应的1394
设备驱动程序，这需要DSP 的控制和响应而且1394 接口控制芯 片LLC 和PLC 的内部寄存器也需要DSP 进行配置和初始化，该过程可以用图2 来描述：上述过程中DSP 最重要的工作就是，在1394 总线进行自标识期間构造根节点PC 机 读取配置ROM 信息的quadlet 异步读响应包。配置ROM 包含有设备驱动程序的安装信息 设备的功能信息等重要内容。PC
机在完全确认设备嘚相关信息后才会发现和识别设备， 并安装相应的设备驱动然后就可以调用相应的函数访问设备了。3、物理层控制器物理层控制器（PHY ）TSB41AB3 提供3 个1394 端口3.3V 单一供电，符合1394a 协议标准支持等时传输和异步传输，支持100/200/400Mbps 的传输速率可以与 与PHY 的接口电路设计链路层与物理层的接口電路如图 3
所示。微控制器的数据地址和读写控制信号由DSP 控制；DM 端口连接到FPGA 中1394 传输控制模块，主要完成视频图像的实时传输； TSB41AB3 直接与1394 电缆連接完成系统和PC 机之间的通信工作和数据传输。创新点：本系统采用IEEE1394 总线与PC 机进行通信既不影响系统的独立性，又方便了
系统的开发囷调试工作提高了传输速度的同时，使视频采集系统不仅是PC 机的一个外设 更是一个独立的系统。xiaobai
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近几年来尤其是911以后，各种场合的視频监控的需求日益旺盛并且同一场合可能需要同时监控多个目标，这给我们提出了尽可能地降低单路视频处理成本的要求用单个DSP处悝器完成尽可能多路的数字视频压缩处理，将无疑是降低单路视频监控成本的有效方法幸运的是，随着DSP处理性能的不断提高及嵌入式數字视频编解码算法的进一步优化和日趋完善、成熟，使得单个DSP完成多达8路CIF格式的数字视频压缩处理成为可能本文采用TI公司最新推出的Davinci系列DSP中的一款TMS320DM6437和Xilinx公司的高性能、低成本Spartan-3系列FPGA来构建一个高性能、低成本的嵌入式多路视频监控系统硬件平台。
嵌入式多路视频监控系统硬件平台系统
为了尽可能降低嵌入式视频监控系统的单路成本合理地选择一款DSP处理器，使其完成尽可能多路的数字视频压缩处理将无疑昰一种直接、而有效的方法。TI公司最新推出的Davinci系列DSP是专门为数字媒体应用优化设计的是其在大家熟知的、已得到广泛应用的TMS320DM642数字媒体处悝器基础上的升级产品，处理性能更进一步提高片上外设更适合于视频处理系统的要求，其中的TMS320DM6437更是高性能、低成本的代表本文选用其作为嵌入式多路视频监控系统的主处理器，在数字视频编码器算法优化合理的情况下其可以实现8路CIF格式的H.264编码处理。
但TMS320DM6437只有1个数字视頻输入接口为了接口8路视频解码器，需要在视频解码器与TMS320DM6437的视频输入接口之间增加耦合逻辑高性能、低成本、可编程的FPGA可以方便实现②者之间的耦合逻辑。另外FPGA上含有丰富的资源，可用来实现某些图像已处理功能比如，图像大小的缩放防眩光等。 以此所构建的DSP +
DSP内核主频可达600MHz，支持8个8位或4个16位并行MAC运算峰值处理能力高达4800MIPS，可实时处理8路CIF或3路D1格式的H.264编码算法 采用2级Cache存储器体系结构，片上有32K字节RAM/Cache鈳配置的1级程序存储器L1P48K字节RAM +
32K字节RAM/Cache可配置的1级数据存储器L1D，和128K字节RAM/Cache可配置的2级程序/数据存储器L2存储器体系结构更灵活、合理，有利于提高图像处理代码/数据的吞吐率 片上具有64通道增强型DMA控制器EDMA3，其支持复杂的数据类型的传输有利于图像数据的高效传输和格式变换。
丰富的外部存储器接口：一个专用的32位、200MHz、256M字节寻址空间的DDR2存储器接口用于接口高速、大容量的DDR2存储器以存储代码和数据;一个8位、64M字节寻址空间的异步存储器接口用于接口8位Nor Flash或Nand Flash，以存储固化代码
丰富的片上外设：一个专用的单通道视频输入接口，既可以方便地与各种数字視频输入标准接口还具有常用的视频预处理功能;一个专用的单通道视频输出接口，既可以提供多种模拟视频输出标准还可以提供各种數字视频输出标准接口，并且在视频输出之前还支持多个视频窗口管理及在视频画面上叠加文本数据;一个多通道音频串口，可无缝接口喑频Codec器件实现模拟视频信号的输入/输出;一个I2C总线，可无缝接口视频解码器/编码器和音频Codec
的控制口方便实现音/视频编解码器的控制;32位PCI总線，方便与PC机接口实现多板并行工作。10/100M以太网MAC方便实现嵌入式视频网络化要求;16位HPI接口，方便实现主/从结构的双处理器视频处理系统
甴上可知，DM6437是非常适合于作为单通道视频处理系统的主处理器为了使DM6437适用于多通道视频监控系统，需要将多个视频通道的数据复合后洅通过DM6437片上视频输入接口输入。所以下面将着重对DM6437的片上视频输入/输出接口逐一介绍。 DM6437视频子系统VPSS
DM6437片上视频输入/输出接口统称为视频子系统VPSSDM6437的视频子系统由二部分组成，一是视频处理前端用于输入数字视频数据，为多种标准的数字视频输入提供接口并为输入的数字視频数据作必要的预处理。二是视频处理后端用于输出数字视频数据，以驱动显示器显示视频图像
DM6437视频处理前端VPFE为视频处理系统提供②大功能，一是为多种标准数字视频输入提供无缝接口二是为各种视频处理应用提供必要的预处理。 DM6437数字视频输入接口被称为CCD控制器為输入数字视频流提供数据通路和必需的同步信号，其功能如下： *16位视频数据总线 *像素时钟频率最高可达75MHz *可直接接口CCD或CMOS图像传感器
*可接口8/10位BT.656标准数字视频流 *可接口8/16位带行、场同步信号的YCbCr 4:2:2格式数字视频流 对于视频监控应用来说视频信号一般为来自于摄像头的模拟视频信号，其经视频解码器转换为8/10位BT.656或8/16位带行、场同步信号的YCbCr 4:2:2数字视频流再输入到DSP中进行处理。
为适应各种视频处理应用DM6437的视频前端还提供下列3個预处理功能：预览器Previewer：将来自CCD控制器或来自外部存储器的RGB图像格式转换为YCbCr 4:2:2图像格式。 缩放器Resizer：接受来自预览器或文本存储器的视频数据由硬件实现图像大小的缩放，水平和垂直方向缩放比例相互独立缩放范围为1/4x~4x。
H3A：由硬件实现自动对焦、自动白平衡、自动曝光首先接受RGB图像格式，并将图像细分成二维像素块像素块的大小、位置可编程。然后对像素块进行累加和峰值统计最后实现3A控制输出。
DM6437视频處理后端VPBE用于实现视频图像的输出显示显示屏上的一幅图像可以分成若干个区域，每个区域可以代表不同的视频源即来自不同的视频輸出缓冲器，在输出显示之前需要将来自不同视频输出缓冲器的视频数据复合成一个完整的数字视频流，这个过程称为视频窗口管理;另外还经常需要将某些图形、字符等信息叠加到视频图像上一起输出显示，这些叠加到视频图像上的图形、字符存储于独立的缓冲器中洇而在输出显示之前，还需要将来自图形、字符缓冲器的数据复合进输出数字视频流中这个过程称为图形、字符OSD窗口管理与叠加。最后将复合后的完整的数字视频流以一定的时序格式进行输出，这个过程称为视频输出编码DM6437视频处理后端可以同时支持2个视频窗口和2个图形、字符OSD窗口管理，并可支持8种视频窗口与OSD窗口数据叠加方法DM6437的视频输出编码既可以实现用于直接驱动模拟监视器的标准模拟视频输出，也可实现用于直接驱动带数字接口的显示器的多种标准数字视频输出
对于视频监控应用来说，视频输出一般用于预览某一通道的视频輸入由模拟监视器来显示，所以直接用DM6437的模拟视频输出即可实现 4通道视频解码器TVP5154概述 本文介绍的DSP + FPGA嵌入式多通道视频监控系统硬件平台囿8个模拟视频输入通道，选用TI的单片4通道视频解码器TVP5154其原理框图如图2。 图2 4通道视频解码器TVP5154原理框图
TVP5454的特点是内含4个独立的TVP5150单通道视频解碼器、4个独立的缩放器和1个IIC总线将4通道标准模拟视频输入转换成4 通道8位数字视频输出。每个通道可接受1路超级视频输入或2路复合视频输叺;每个通道的缩放器水平、垂直方向均可独立缩放1/4x~4x;每个通道的数字视频输出接口既可是8位YCbCr 4:2:2的BT.656(内嵌行、场同步码)也可是8位YCbCr
4:2:2的带行、场同步信号的数字视频流;可通过IIC总线分别或广播配置和获取4个视频解码器或4个缩放器的控制和状态信息。 Xilinx Spartan-3系列FPGA概述
8通道模拟视频输入需要2片TVP5154视频解码器总有8个8位BT.656数字视频接口，而DM6437视频前端VPFE只有1个视频输入口为了实现8通道视频输入，二者之间需要耦合逻辑此耦合逻辑的基本功能需要实现： *接收/缓冲8个8位BT.656数字视频输入数据(像素时钟为27MHz) *每个通道水平/垂直均缩小1/2，由D1格式缩小为CIF格式
*将8个CIF格式的数字视频拼接成1个8-位、54MHz、YCbCr 4:2:2带行、场同步的数字视频流以接口DM6437的视频前端VPFE 除了这些基本功能外，还可以利用FPGA丰富的资源和强大的性能实现很多视频预处理的功能，如滤波、防眩光等甚至实现目标侦测、跟踪等目标视频热门功能。 Xilinx Spartan-3系列FPGA的结构框图如图3所示 图3
Spartan-3系列FPGA结构 其中的功能单元如下： 红銫方块代表可配置逻辑块CLBs，其由查找表LUT和触发器造成是实现组合和时序电路的主要逻辑资源，查找表LUT用于实现组合逻辑或16×1存储器或16位迻位寄存器触发器用于实现时序逻辑。 蓝色方块代表数字时钟管理器DCM实现时钟信号的倍频/分频、相移、时滞等控制。
绿色方块代表块存储器BRAM每个块存储器为18K-位双口RAM块，用于作数据缓存 黄色方块代表乘法器或乘累加器DSP48A，用于实现数字信号运算 褐色方块代表输入/输出塊IOBs，精选多种常用的I/O标准方便与各种外部信号直接接口。 DPS + FPGA嵌入式多路视频监控系统设计要点 DSP + FPGA嵌入式多路视频监控系统硬件平台的设计要點在于视频接口的实现
视频接口涉及标准模拟视频的输入/输出，输入的模拟视频需要数字化(解码器)输出的数字视频信号需要转换为模擬视频信号(编码器)以驱动显示器，以及视频编码器/解码器如何与TMS320DM6437进行接口 在设计视频接口之前，首先来看一下视频接口的总体设计要求： *模拟视频输入： 8路标准的PAL/NTSC模拟视频输入，复合视频CVBS、超级视频Y/C *模拟视频输出：
1路标准PAL/NTSC模拟视频输出复合视频CVBS、超级视频Y/C、或分量视頻YPbPr或RGB，以方便本地预览或测试 其次选择视频解码器和编码器，以及它们的接口特点： *视频解码器： 2片TVP5154接受8路标准模拟视频输入，8路8位BT.656數字视频数据流输出 •输入口：标准模拟视频输入复合视频CVBS、或超级视频Y/C
•数据口：8位数据线，时钟SCLK行/场同步控制信号HSYNC、VSYNC、FID等 •控制口：IIC总線，用于设置视频解码器工作参数和反馈状态信息 *视频编码器： 直接由TMS320DM6437片上视频处理后端实现1路标准模拟视频输出CVBS、或S-Video、或分量视频
•模拟視频接口：复合视频CVBS、或超级视频Y/C、或分量视频YPbPr/RGB •数字视频接口：24-位数据、行/场同步信号等 最后为了实现2个视频解码器，总8通道数字视频數据流与TMS320DM6437视频前端接口在视频解码器与TMS320DM6437之间需要用FPGA来实现耦合逻辑，FPGA需实现的功能如下：
*接收/缓冲来自视频解码器的8路8位BT.656数字视频数据鋶(像素时钟为27MHz) *每个通道水平/垂直均缩小1/2将D1格式图像缩小为CIF格式图像 *将8路CIF格式的数字视频数据拼接成1路8位、54MHz、D1格式的数字视频数据流，以接口DM6437视频处理前端VPFE *可通过软件设置 在8路视频输入中任选1路D1格式的视频数据，接口DM6437
的8位EMIFA总线用于实现预览 TMS320DM6437视频处理子系统的具体配置如丅： *DM6437视频前端VPFE配置为8位、54MHz数字视频口，实现8路CIF格式视频输入 *DM6437视频后端VPBE配置为模拟视频输出直接驱动监视器 DSP + FPGA嵌入式多路视频处理系统硬件岼台的视频口如图4所示。 图4 系统硬件平台的视频口
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0引言目前模拟接口已成为台式显示器的标准，但是PFD显示器的流行需要完全数字化的接ロ这是因为对于平板显示器来说，模拟接口是完全不必要的而数字接口不必调整时钟和相位，并且具有信号传输无损失的优点随着數字平板显示器的推广，对数字图形连接的需要就变得明朗了由数字显示工作组（DDWG）合作提出的DVI数字视频接口标准就很好地解决了上述問题，而且还兼容了传统的VGA接口、DVI接口是目前极具发展前途的一种PC机视频接口标准。1
bit数据（R、G、B中的每路基色信号）通过最小转换编码為10bit数据（包含行场同步信息、时钟信息、数据DE、纠错等）并在DC平衡后，采用差分信号传输数据它比LVDS、TTL具有更好的电磁兼容性能，可用低成本专用电缆实现长距离、高质量数字信号传输TMDS技术的连接传输结构如图1所示。DVI数字信号传输有单连接（Single Link）和双连接（Dual
Link）两种方式采用单连接时，仅用图1所示的通道1、2、3传输其传输速率可达4.9 Gbps，双连接则可达9.9 Gbps.2
DVI接口的应用DVI应用系统的一般构成框图如图2所示其中DVI接口是圖形卡的DVI输出；TFP401A作为TMDS信号的接收芯片，是整个接收系统的核心；AT2402是ATMEL公司的I2C串行总线存储器用来存储EDID数据。DVI接口的TMDS链路发送器一般由显示控制芯片直接集成具有DVI功能的显示适配器均己集成到TDMS发送器，且性能一般可满足DVI1.0规范；以ATI公司的显示控制芯片为核心的显卡一般由板載Silicon
Image公司的Si1164芯片负责TDMS信号发送。DVI接口的TDMS接收器以及信号解码才是应用中最重要的本文介绍的是以TFP401A为核心的TDMS接收系统。2.1 TFP401A接收器的功能结构TFP401A是TI公司PanelBus平板显示产品系列中的一种TDMS信号接收芯片它采用先进的0.18μm EPIC-5TMCMOS处理工艺，使用1.8 V核心电压和3.3V
I/O电压具有低噪声和低功耗特性，其PowerPADTM封装技术鈳保证芯片工作的热稳定性它以LCD桌面显示器为主要应用对象，也可以应用于其它高速数字视频应用场合TFP401A的主要功能如下：◇支持SXGA（1280 X 1024，80 Hz）像素时钟最高可到112 MHz；◇支持24位（224=16.7
M）真彩色（1pixel/clock或2pixel/clock）；◇内有用激光精密工艺制造的终端阻抗匹配电阻；◇采用4倍过采样技术；抖动抑制鈳以达到1
pixel/clock；◇具有行同步信号抖动抑制功能。TFP401A的具体引脚信号可参见数据手册其内部结构与功能如图3所示，其中输入的RX（2～0）+-和RXC+-为来自主机的经过串并转换编码的4路TMDS信号而其输出的信号主要有奇、偶象素信号（QE[0：23]、QO[0：23]），象素时钟ODCK、象素有效DE、行/场同步（HSYN/VSYN）和同步检测SCDT等TFP401A通过检测DE信号的状态变化来确定链路的激活状态。当106个像素时钟过后如果DE状态未发生变化，则认为链路未激活此时系统输出SCDT=0.在SCDT=0的凊况下，如果发现在1024个像素时钟内DE信号有两次转变，则认为链路已激活此时SCDT=1.器件的同步检测指示信号端（SCDT）可以直接和其输出驱动器電源控制端（PDO）相接，这样就可让芯片自动根据TMDS链路的激活情况来管理输出驱动器的电源供给TFP401A提供的PD端可用来控制整个芯片的电源供给該端是系统级电源管理控制端，设计时一般不推荐直接和芯片SCDT端相接2.2
TFP401A的输出控制信号连接TFP401A的输出控制信号端CTL1、CTL2、CTL3、VSYNC、HSYNC、DE一般应当用施密特触发器作为输出驱动，以保证低电压差分信号能够很好的传输到下一级器件设计时可以采用SN74LV14A来完成此功能。输出的地址的数据信号要囿足够强的驱动能力这就需要在传到信号处理电路之前加以驱动。木设计是通过缓冲驱动芯片74F244来增加驱动能力的2.3
TFP401A芯片的供电与退耦基於TFP401A的系统主要分成模拟比较器、锁相环回路（PLL）、数字电路和输出信号驱动器四部分电路。其中PLL环路内部的VCO（压控振荡器）对电源的波动朂为敏感又因它要为电路提供基准时钟，所以PLL对供电要求最高；其次是模拟比较器；数字电路对供电要求相对较低但是耗电最大。在TI公司提供的TFP401A应用指南中电源采用统一供电，4路电源采用4个电感进行隔离但这会使电路的体积和重量变大，而且电感的存在也会对模拟電路造成干扰因此，在不需要严格控制成本的情况下推荐采用如图4所示的供电方法，即用2块TPS7333Q分别为模拟和数字电路供电TPS7333Q为低压差线性稳压电路，具有较高的电源噪声抑制能力可为芯片提供3.3
V供电电压。AVDD、PVDD分别为模拟回路的比较器电源和PLL电源；OVDD、DVDD分别为数字回路的输出驅动电源和数字供电电源通过对模拟和数字分开供电，并对供电要求较高的电路再串一级较小的电感来进一步平滑电源波纹可大大降低电路体积并提高供电质量。2.4 TFP401A的散热与敷铜PowerPADTM封装技术使得TFP401A具有很高的工作热稳定性该芯片底部有一个大约25
mm散热焊盘，推荐在芯片焊接时將其与PCB板的信号地相连这可提供更好的EMI性能，改善的线涌浪电流对电源噪声的抑制能力会更强具体操作时，可在芯片散热焊盘的位置放置一直径100
mm左右的通孔焊盘并在其内部填满焊锡并与底层的地线敷铜相连，以便将芯片发出的热量通过通孔内填充的焊锡传递到背面并輻射出去由于TFP401A通常工作于高频数字模拟混合信号环境，故推荐在PCB板顶层和底层全部敷铜大面积的地线敷铜一方面能为芯片提供相对安靜工作环境，另一方面也有利于芯片的散热虽然TFP401A在芯片上提供了模拟、数字等4类电源引脚和地线引脚，但其实很难将4条地线分开走线并┅点接地一般是将所有的接地引脚与地线敷铜相连，并利用过孔引开地线敷铜上的电流走向使得4类地线的地电流绝大部分沿不同的路徑流动，最后汇合到一处即可2.5信号走线与阻抗匹配在DVI链路结构中，在XGA
60Hz场频下其链路时钟可达到650 MHz，而芯片内部的采样时钟将达到615 GHz.在如此高的工作频率下芯片对电路布线的方式以及焊盘尺寸都会变得很敏感。粗略估计高频电路中1 mm的导线上大约有l nH的电感量，这样在650 MHz的链蕗频率上，一段10
mm的导线将会产生40Ω的阻抗，所以，芯片的信号输入引脚要尽量靠近DVI接口插座不同信号通道的信号线应避免平行走线，且信号线之间应尽量有一条地线来进行隔离以尽最大可能避免高频信号之间的交叉串扰。在芯片的信号输出端时钟输出脚（ODCK）上最高能輸出86 MHz的方波信号，像素数据输出引脚经常工作在高于25
MHz的工作频率上如果像素数据到显示控制电路的引线较长，就要考虑输出信号的阻抗匹配问题由于信号的反射、过冲、下冲加上周围环境的影响，若不进行匹配就很容易使显示数据接收端的控制电路出现逻辑混乱。所鉯在实际应用中要尽量在靠近TFP401A每一个信号输出端的地方串入匹配电阻，以抑制信号的二次反射阻值一般可在33～100Ω之间选取，笔者设计时选用了33Ω的匹配电阻，对应的信号连线宽度为20
mil.3 VESA标准简析目前市场上的双显示接口显卡通常是将15针VGA接口作为系统的主显示接口，而把DVI接口莋为辅助显示接口在DVI接口未连接显示器的情况下，辅助通道的显示信号是关闭的为正确启动和使用DVI接口信号，通常需要掌握几个重要嘚VESA显示标准3.1 DDC接口设计DDC
（DisplayDataChannel）即显示数据通道。在DVI协议中使用的是DDC2B这是一套建立在I2C总线协议上的通讯标准，主机（Host）和显示设备之间通过DDC通道来查询和传递EDID数据以实现显示设备的正确使用和即插即用。目前主要的DDC标准有以下几种：DDC1：最初的DDC标准是由显示器向主机连续传送EDID信息的单向数据通道。DDC2：可以使主机读取显示器扩展显示信息EDID的双向数据交换通道DDC2B：允许主机和显示器进行双向代码交换，主机可向顯示器发送显示控制命令DDC2B+：允许主机对显示器进行控制的双向传输数据通道，该标准的通信带宽更宽甚至可以连接游戏杆和鼠标等其咜外设。实现DDC接口的核心电路为串行I2C总线的EEPROM电路电路设计的关键是满足I2C总线标准的要求，设计时为了保证电路安全需串接50～100Ω的限流电阻。3.2
EDID标准实现DDC接口一般需要编写EDID数据。E-DID是一种有着许多不同变量的数据结构它向主机定义了显示器的标识和各种不同的显示能力，并苴独立于显示器和主机的数据传输协议编写EDID的关键是要清楚地了解EDID数据格式和扩展显示标识数据，其内部包含有显示设备的制造厂商、產品序列号、EDID版本信息等同时指出了显示设备所支持的显示能力，包括显示的分辨率、场频、行频的范围、消隐信号的时序构成、显示嘚色度系数等参数这些参数存储在显示器中专用的1
Kb的EEROM存储器中（即E-DID数据结构是128 Byte）。PC主机和显示器通过DDC数据线访问存储器中的数据以确萣显示器的显示属性（如分辨率、纵横比等）等信息。3.3 HPD
（HotPlugDetectionl热插拔检测HPD用来监测显示设备的接人或拔除当系统通过HPD检测到有显示设备接人時，就会通过DDC通道来访问其EDID数据以期正确驱动新接人的显示设备。DVI接口协议要求DVI接口兼容显示设备须能提供EDID1.2或EDID2.0数据系统启动或在用户修改监视器显示属性时，应通过DDC通道查询EDID数据如果所接入的设备有错或者未检测到EDID数据，系统将不启动DVI接口的信号输出实际应用时，應将EDID数据写入到一块I2C总线接口的EEPROM中可将其时钟线（SCL）、数据线（SDA）和DVI接口插座的第6、7脚相接。将DVI接口插座的第16脚通过1
kΩ上拉电阻和第14脚（DVI接口DDC+5V电源端）相连就可构成显示设备的HPD信号4结束语本文从工程应用的角度出发，分析了DVI的架构及基本原理同时详细介绍了一种经过實验验证的DVI接收系统的应用设计方法，目的是使读者迅速掌握DVI的通信协议及其应用电路的设计以便从接口提取视频信息，摆脱对计算机內部复杂的硬件原理的研究使DVI接口的高质量数字视频信息可以按用户要求进行开发和利用。
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由于高帧频、大面阵CCD数字相机的图像数据量非常巨大存储流量超过50MBps。而且图像输出速率也比较高所以高速图像数据的实时记录是一个不易解决的问题。高帧频、大面阵CCD相机的数芓视频存储的一般方案是基于高性能计算机体系结构把PCI总线的视频采集卡与高性能IDE硬盘系统或基于PCI-SCSI桥的SCSI存储硬盘系统结合起来完成任务。这种方案实现起来比较容易但存在总线瓶颈问题，一次存储占用两次PCI总线而且还受到操作系统和文件系统的限制，因而在实际应用Φ存储速度很难突破40MBps针对这一问题，本文设计出脱离计算机平台的图像数据存储方式采用FPGA芯片控制时序，运用VHDL语言编程实现微处理器囷DMA控制功能从而协调SCSI协议处理器实现数据的传输。FPGA的运用比单独使用DMA控制器减少了电路板的体积降低了成本，提高了存储的速率1
系統的硬件结构设计实现SCSI协议和硬盘存储，通常需要有微处理器、DMA控制器、SCSI协议控制器、数据缓存器等硬件支持和相应的软件控制模块而夲系统。DMA控制通过对FPGA编程来实现图像数据存储系统结构图如图l所示。1．1
微处理器微处理器负责对各个模块进行协调和控制本系统所设計的专用高速硬盘存储设备实现数据的持续高速存储，要求处理数据的速度高因此采用DSP微处理器。微处理器主要功能如下：(1)完成与外接數据的传输起始、结束控制(2)对FPGA进行复位、开始操作。(3)对FAS466的初始化操作对传输的异常情况进行中断处理。(4)对协议控制芯片内部寄存器的讀写控制从而控制SCSI总线的命令传输和状态监控。对SCSI的命令信息进行解释、执行、管理；对来自SCSI总线的信息状态进行翻译、执行、管理1．2
DMA控制器DMA控制器控制数据发送或接收源的数据缓冲器与SCSI协议控制器内部缓冲器之间的数据传送，这样通过与协议控制器的DMA接口相协调以控淛数据源与SCSI总线间的数据传送本设计采用FPGA器件，利用VHDL语言编程实现DMA控制器功能．而不采用专用的DMA控制器主要考虑以下一些因素：本设計的数据传输速率达到50MBps，而一般的专用DMA控制器难以胜任；专用的DMA控制器与SCSI协议控制芯片之间的连接需要大量的逻辑转换电路和外围连线使设计难度加大；使用FPGA器件，除了完成DMA控制功能之外还可以把电路中的逻辑转换、系统复位等模块设计进去，减小了设备的体积方便叻以后对系统的升级和改进。1．3
Processor)处理器是Qloglc公司1999年上市的一种高性能SCSI引擎它源于Qlogic公司的TEC450／452三重嵌入式控制的铝系列，可提供Fast40的同步传输速率它的同步数据宽总线传输速率可达80MBps；支持先进的SCSI自动配置模式的1层和2层协议；内部嵌有微控制器，能够通过编程方式灵活地协调SCSI作业隊列．可以工作在启动或目标模式并支持单端或低电压差分模式的SCSI连接FAS466区别于其他SCSI协议处理器的最大特点是：它采用微处理器和DMA接口结構，而常见的SCSI协议控制器采用PCI接口总线结构这是本设计采用FAS466的一个主要原因。采用微处理器和DMA接口结构可以通过DSP对传输进行控制，脱離微机平台减少传输带宽限制，使数据存储系统具有非常好的灵活性和可移植性FAS466由SCSI控制器、微控制器、DMA接口和微处理器接口四个模块組成。外部微处理器通过微处理器接口对FAS466进行控制协议控制器接受微处理器的操作指令，如总裁、选择、失连、复位总线等SCSI控制器提供灵活、有效的底层SCSI协议控制，微控制器则负责控制数据从DMA接口到SCSI硬盘的传输以及各个模块之间的协调FAS466的内部结构如图2所示。1．4
数据缓存器在设备的输入接口部分需要有数据缓存单元。数据缓存的目的是为SCSI的高速DMA传输做好准备使两边数据传输速度匹配。数据的流向一般是一个口进一个口出，不对信号进行任何处理普通的存储器在写入的同时不能读取，双口随机存储器RAM虽然也可完成这个任务但是甴于它需要复杂的地址译码电路，所以不采用采用FIFO芯片，可以去掉复杂的缓存器译码电路大大简化了系统设计。缓存单元在结构上相當于先进先出(First
In First OutFIFO)队列，即先到的数据先被存储本设计中FIFO选用IDT公司的IDT72V2113芯片。2 系统的软件设计软件设计是本系统设计的重点和难点它负责對相关硬件的控制和协调，最终实现SCSI协议、硬盘的控制和DMA传输等软件设计分为SCSI控制软件和DMA控制器的FPGA实现两部分。下面分别进行讨论2．1
SCSI控制软件一般来说，要完成一次数据交换必须完成SCSI总线的仲裁、选择、消息、命令、数据和状态等阶段这些阶段，微处理器通过对FAS466寄存器的读写控制来实现FAS466的寄存器主要有：(1)命令寄存器：DSP通过向命令寄存器写入相应指令，控制FAS466完成初始化、复位、总线分配与复位以及SCSI总線各个阶段的转变等功能(2)FIFO寄存器：这是一个128字节的双端口RAM，SCSI硬盘和FAS466之间的数据交换都通过该FIF016字(深)的FIFO寄存器来完成(3)传输计数寄存器：是┅个减法计数器，用于保存一次DMA数据传输的字节数(4)中断寄存器：DSP通过FAS466中断寄存器了解SCSI命令的执行情况，从而决定程序的执行流向SCSI控制軟件流程如图3所示。首先初始化SCSI控制器然后SCSI控制器与SCSl硬盘建立同步传输协议，在硬盘准备好的情况下才可以发送各种SCSI命令如读、写等，同时处理好各种意外情况的发生2．2
DMA控制器的FPGA实现设计FAS466外部DMA控制器由FPGA实现。FAS466通过DREQ信号有效请求数据传输当DMA控制器检测到DREQ有效并且外部FIF0非空时，使DACK有效并通知FAS466开始DMA传输DMA控制器的状态机如图4所示。FPGA除了实现FAS466的外部DMA控制器之外还实现FAS466与外部微处理器的部分逻辑和其他逻辑控制。FPGA内部逻辑功能模块如图5所示本文在FAST-40
SCSI协议基础上，对实时高速数字视频SCSI存储系统的软硬件进行了设计利用FAS466作为SCSI控制器宴现启动器功能，控制两块SCSI硬盘实现直接存储充分利用SCSI总线的带宽，从而大幅度提高了系统的效率初步建立了较完善实用的直接存储的结构体系，实现存储流量达70MBps为解决大面阵、高帧频CCD数据实时存储奠定了良好的基础。该项技术的解决将会大力促进在科学研究、军事技术、尤其在航天、航空侦察及高速数据记录领域的应用发展。
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0 引言 视频智能分析系统是指以数字视频处理技术为核心在传统视频监控系统上发展而来的一种新型系统，充分利用了这些年高速DSP、光电传感器、工业以太网和人工智能等领域的技术成果视频智能分析系统除具有传统咹防监视系统的功能以外，还有复杂场景的昼夜监控、不间断检测、智能识别及预警入侵目标、自动异常检测、视频传输、后端回放、误報率低等特殊功能 传统基于PC
平台的安防系统维护成本高、功耗体积大，一般不具备智能视频分析功能X86体系的处理器的实时性不强，使鼡范围受限制 目前大部分的视频监控系统是基于DM642 平台的，少部分采用了DM6467平台处理器性能较弱，无法满足今后的高清视频智能分析的需求TI公司在2011年推出TMS320DM8168 图像处理器，内嵌有ARM 核和DSP 核ARM 核为1.2 GHz
本文以美国德州仪器(TI)公司的图像处理器处理器TMS320DM8168为核心，设计及实现一种高清视频智能汾析系统能智能分析高清视频流，对威胁目标具有检测、识别、跟踪及预警功能通过千兆以太网将视频压缩传输给监控后端。该高清視频智能分析系统处理器运算能力很强能满足多路高清视频的分析处理和编码传输需求，有很大的实用价值
本方案从硬件设计和软件設计两个方面，对该高清视频智能分析系统的设计流程进行了详细的描述 1 系统硬件组成 高清视频智能分析系统用于实现对现场大面积的覆盖监控，以及对目标事件的特写监控主要由A/D转换器、DM8168处理器、电源转换电路等组成。如图1所示 高清视频智能分析系统采用12VDC供电。电源转换电路通过TPS54620 芯片转换成5 V3.3 V 和1.5
V三路电压，然后再转换给各功能电路需要的电压供功能电路使用 高清模拟视频信号通过YPbPr接口进入系统，甴高清视频解码器TVP7002 进行AD 采集由DM8168 的VIP0口捕获。 处理器DM8168的高清视频处理子系统(HDVPSS)提供了视频输入接口和视频输出接口负责视频捕获、显示、缩放和反交错处理，视频输出接口扩展有HDMI显示输出接口
处理器DM8168的高清视频协处理器(HDVICP)来处理H.264，MPEG4MJPEG编解码。 处理器DM8168的SGX530显示加速器可以有效提升視频流显示速度和质量 处理器DM8168 的DSP 内核上完成高清视频信号的分析、理解，主动提取目标并实现对目标跟踪 处理器DM8168 的ARM 内核运行基于Linux
操作系统的应用程序，主要负责系统的控制、通信以及网络传输等工作输出报警信号，通过千兆以太网将视频压缩传输给监控后端本设计嘚工作流程如图2所示。 2 系统软件设计 本设计中处理器DM8168的双核架构中的ARM内核是主处理器，能引导加载DSP内核并将预处理后的视频数据通过SysLink傳送到DSP内核进行处理。Sys-Link是TI新推出的DSP/BIOS
LINK实现允许在处理器各个内核之间的通信。ARM 内核、DSP 内核、HDVPSS和HDVICP 的通信由SysLink 负责软件系统架构如图3所示。 本設计的智能分析算法如图4 所示智能分析算法由视频预处理、目标检测与跟踪、目标识别与理解、视频编码压缩共4个模块构成。
在实际应鼡中通过视频输入接口捕获的原始视频由于运动、光照、噪声等原因，导致原始视频的信息量过于繁杂必须对原始视频进行预处理，提取需要的信息在捕获原始视频后，因为成像的过程中不可避免地受到各种干扰的原因在本设计中，对原始视频进行预处理是必不可尐的把干扰因素的影响降到最低，并且把质量较低的视频进行处理原因就是直接对待测目标的特征数据库去提取特征很难做到。
预处悝模块主要包括摄像机标定、滤波、增强与恢复等环节在使用摄像机之前需要对其进行参数的标定，包括摄像机模型的内部参数和外部參数 3 目标测试与分析结果
目标检测与跟踪模块主要是把目标从视频图像中提取出来，并进行判断同时将目标完成的从背景中分割出来，最后实现对目标的持续稳定跟踪完成对目标的检测和跟踪，是实现更复杂的识别功能的基础目标的检测与跟踪模块包括背景建模、目标分割、特征模板建立、目标跟踪。目标识别与理解模块内容包括主要包括目标模型建立、目标分类识别、行为理解、识别和模板更新是在目标检测与跟踪模块的基础上，进一步研究各目标的性质以及目标之间的相互联系并得出对视频内容的理解以及对客观场景的解釋。完成目标的锁定后通过更为深度的分析和理解和采用基于学习机制的识别和理解算法，进一步研究视频中各目标的性质对目标进荇分类识别和行为理解，从而指导和规划行动
经过目标识别和理解，将分析结果送入决策模块送出报警信息。同时在分析后视频上疊加标志信息，进行视频编码后通过以太网传输到监控后端设备如图5、图6所示。 为了优化系统性能由ARM内核对DSP内核、高清视频处理子系統和高清视频协处理器的工作进行精确同步并行，保证ARM内核在预处理N帧视频、将 N-3帧视频通过千兆以太网送出的同时DSP
内核在分析第N-1帧视频，HDVICP对N-2帧视频编码压缩HDVPSS正好采集N+1帧视频。[!--empirenews.page--] 4 结论 本方案在DM8168 平台上设计并实现了高清视频智能分析系统构造了较为先进的智能分析软件算法，
从硬件设计和软件设计两个方面介绍了硬件组成、工作流程、软件架构并详细描述智能分析算法的构成、实现和优化。经过目标测试結果表明该高清视频智能分析系统能实现对复杂场景的昼夜不间断监控，具有架构简单、可靠性高、误报警率低等特点满足今后的高清视频智能分析的需求，应用前景相当广阔
